{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/hu\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2, an open GPGPU based on RISC-V architecture, is now available.","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
Megjelent a Vortex 2.2 projekt kiad\u00e1sa, amely a RISC-V utas\u00edt\u00e1sk\u00e9szlet architekt\u00far\u00e1j\u00e1ra \u00e9p\u00fcl\u0151 ny\u00edlt GPGPU-t fejleszti, \u00e9s amely p\u00e1rhuzamos sz\u00e1m\u00edt\u00e1sok v\u00e9grehajt\u00e1s\u00e1ra k\u00e9sz\u00fclt az OpenCL API \u00e9s a SIMT (Single Instruction, Multiple Threads) v\u00e9grehajt\u00e1si modell seg\u00edts\u00e9g\u00e9vel. A projekt 3D grafikai kutat\u00e1sokhoz \u00e9s \u00faj GPU architekt\u00far\u00e1k fejleszt\u00e9s\u00e9hez is felhaszn\u00e1lhat\u00f3. A Verilog nyelven \u00edrt hardverblokk diagramok, le\u00edr\u00e1sok, szimul\u00e1torok, illeszt\u0151programok \u00e9s a kapcsol\u00f3d\u00f3 projekt dokument\u00e1ci\u00f3 Apache 2.0 licenc alatt terjeszthet\u0151k. <\/p>\n
A GPGPU alapj\u00e1t a RISC-V szabv\u00e1nyos ISA k\u00e9pezi, amelyet kieg\u00e9sz\u00edt\u0151 utas\u00edt\u00e1sokkal b\u0151v\u00edtettek ki, hogy t\u00e1mogassa a GPU funkci\u00f3it \u00e9s a sz\u00e1lkezel\u00e9st. E m\u00f3dos\u00edt\u00e1sok sor\u00e1n a RISC-V utas\u00edt\u00e1sk\u00e9szlet architekt\u00far\u00e1j\u00e1ban a v\u00e1ltoztat\u00e1sok minim\u00e1lisra cs\u00f6kkentek, \u00e9s lehet\u0151s\u00e9g szerint a megl\u00e9v\u0151 vektoros utas\u00edt\u00e1sokat haszn\u00e1lt\u00e1k fel. A kieg\u00e9sz\u00edt\u0151 utas\u00edt\u00e1sok k\u00f6z\u00f6tt eml\u00edt\u00e9st nyer a «tex» az text\u00far\u00e1k feldolgoz\u00e1s\u00e1nak felgyors\u00edt\u00e1s\u00e1ra, a vx_rast a raszteriz\u00e1l\u00e1s ir\u00e1ny\u00edt\u00e1s\u00e1ra, a vx_rop a fragmentek, a m\u00e9lys\u00e9g \u00e9s az \u00e1tl\u00e1tsz\u00f3s\u00e1g kezel\u00e9s\u00e9re, a vx_imadd a «szorozd meg \u00e9s add \u00f6ssze» m\u0171velet v\u00e9grehajt\u00e1s\u00e1ra, valamint a vx_wspawn, vx_tmc \u00e9s vx_bar az utas\u00edt\u00e1sok \u00e9s sz\u00e1lak (wavefront, SIMD Engine \u00e1ltal p\u00e1rhuzamosan v\u00e9grehajtott sz\u00e1lcsoport) akt\u00edv \u00e1llapotba hoz\u00e1s\u00e1ra, tov\u00e1bb\u00e1 a vx_split \u00e9s vx_join.
<\/center> <\/p>\n
A fejlesztett GPGPU t\u00e1mogatja a RISC-V RV32IMF \u00e9s RV64IMAFD 32- \u00e9s 64-bites utas\u00edt\u00e1sk\u00e9szlet architekt\u00far\u00e1kat, \u00e9s opcion\u00e1lisan tartalmazhat megosztott mem\u00f3ri\u00e1t, L1, L2 \u00e9s L3 szint\u0171 cache-eket, valamint testreszabhat\u00f3 sz\u00e1m\u00fa magot, feladatblokkot (warps) \u00e9s sz\u00e1lat. Minden mag eset\u00e9ben lehet\u0151s\u00e9g van testreszabhat\u00f3 sz\u00e1m\u00fa ALU, FPU, LSU \u00e9s SFU aktiv\u00e1l\u00e1s\u00e1ra. Protot\u00edpusok l\u00e9trehoz\u00e1s\u00e1hoz haszn\u00e1lhat\u00f3k az Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 \u00e9s Xilinx Versal VCK5000 FPGA-k. A chip m\u0171k\u00f6d\u00e9s\u00e9nek szimul\u00e1l\u00e1s\u00e1hoz a Verilator (Verilog szimul\u00e1tor), RTLSIM (RTL szimul\u00e1ci\u00f3) \u00e9s SimX (szoftveres szimul\u00e1ci\u00f3) alkalmazhat\u00f3k. <\/p>\n
Az alkalmaz\u00e1sfejleszt\u00e9shez egy eszk\u00f6zk\u00e9szlet \u00e1ll rendelkez\u00e9sre, amely a Vortexhoz val\u00f3 alkalmazkodott PoCL (OpenCL ford\u00edt\u00f3 \u00e9s runtime) verzi\u00f3kat, LLVM\/Clang, GCC \u00e9s Binutils-t tartalmaz. A projekt t\u00e1mogatja az OpenCL 1.2 specifik\u00e1ci\u00f3t \u00e9s az OpenCL-en kereszt\u00fcl t\u00f6rt\u00e9n\u0151 transzl\u00e1ci\u00f3val megval\u00f3s\u00edtja a SPIR-V shader k\u00f6ztes reprezent\u00e1ci\u00f3t. A Vortex technol\u00f3gi\u00e1kon alapul\u00f3 grafikai megold\u00e1sk\u00e9nt fejl\u0151dik az open GPU Skybox, amely t\u00e1mogatja a Vulkan grafikai API-t. A Skybox protot\u00edpusa, amely az Altera Stratix 10 FPGA alapj\u00e1t k\u00e9pezi \u00e9s 32 magot (512 sz\u00e1lat) tartalmaz, 230 MHz-es frekvenci\u00e1n 3,7 gigapixeles m\u00e1sodpercenk\u00e9nti teljes\u00edtm\u00e9nyt (29,4 gigatranzakci\u00f3t m\u00e1sodpercenk\u00e9nt) \u00e9rt el. <\/p>\n
A Vortex 2.2-es verzi\u00f3ban t\u00f6rt\u00e9nt v\u00e1ltoz\u00e1sok k\u00f6z\u00fcl: <\/p>\n
\n
Hozz\u00e1adva a vx_spawn_taskgroups API a sz\u00e1lak ind\u00edt\u00e1s\u00e1hoz, amelyek t\u00e1mogatj\u00e1k a 3D feladatok szegment\u00e1lt v\u00e9grehajt\u00e1s\u00e1t.\n
Megval\u00f3s\u00edtva a ZICOND t\u00e1mogat\u00e1sa, a RISC-V utas\u00edt\u00e1sk\u00e9szlet architekt\u00far\u00e1j\u00e1nak kiterjeszt\u00e9se, amely az oper\u00e1ci\u00f3k felt\u00e9teles v\u00e9grehajt\u00e1s\u00e1t teszi lehet\u0151v\u00e9 \u00e1gaz\u00e1s n\u00e9lk\u00fcl.\n
Az OpenCL ford\u00edt\u00f3t \u00e1ttett\u00fck a feladatok szintj\u00e9n t\u00f6rt\u00e9n\u0151 v\u00e9grehajt\u00e1s \u00fctemez\u00e9s\u00e9re (thread-level, minden sz\u00e1l a saj\u00e1t feladat\u00e1t f\u00fcggetlen\u00fcl v\u00e9gzi a t\u00f6bbi sz\u00e1l\u00e1t\u00f3l), nem feladatcsoportok szintj\u00e9n (warp-level), ahogy eddig volt.\n
Az OpenCL-ben hozz\u00e1adva a JIT ford\u00edt\u00e1st \u00e9s 64 bites magok t\u00e1mogat\u00e1s\u00e1t.\n
Megval\u00f3s\u00edtva a Vortex runtime dinamikus bet\u00f6lt\u00e9s\u00e9nek t\u00e1mogat\u00e1sa.\n
\u00daj dokument\u00e1ci\u00f3t javasoltunk az Xilinx FPGA be\u00e1ll\u00edt\u00e1s\u00e1r\u00f3l.\n
Logikai szint\u00e9zis tesztel\u00e9se kapcsolatban Yosys eszk\u00f6zk\u00e9szlettel.\n
Gyorsas\u00e1g optimaliz\u00e1l\u00e1sa a scoreboard-ellen\u0151rz\u00e9s \u00e9s a regiszterek k\u00f6z\u00f6tti \u00e1tvitel (RTL, Register Transfer Level) oper\u00e1ci\u00f3k sor\u00e1n.\n
A DRAM mem\u00f3ria Ramulator 2.0 szimul\u00e1tor t\u00e1mogat\u00e1sa hozz\u00e1adva.\n
\u00c1t\u00e1lltunk az \u00faj Verilator 5.0 (SystemVerilog szimul\u00e1tor) \u00e9s LLVM 18.0 verzi\u00f3kra, valamint friss\u00fclt a CentOS 7.9 alap\u00fa eszk\u00f6zk\u00e9szlet.\n
A folyamatos integr\u00e1l\u00e1sra szolg\u00e1l\u00f3 Travis CI helyett a GitHub CI szolg\u00e1ltat\u00e1s \u00e1ll rendelkez\u00e9sre. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n