Seperti kita ketahui, transisi ke teknologi proses 3 nm akan dibarengi dengan transisi ke arsitektur transistor baru. Dalam istilah Samsung, misalnya, ini adalah transistor MBCFET (Multi Bridge Channel FET), di mana saluran transistor akan terlihat seperti beberapa saluran yang terletak di atas satu sama lain dalam bentuk halaman nano, dikelilingi oleh gerbang di semua sisinya (untuk lebih jelasnya , melihat ).
Menurut pengembang dari pusat Imec di Belgia, ini adalah struktur transistor yang progresif, tetapi tidak ideal, menggunakan gerbang FinFET vertikal. Ideal untuk proses teknologi dengan skala elemen kurang dari 3 nm , yang diusulkan oleh Belgia.
Imec telah mengembangkan transistor dengan halaman terpisah atau Forksheet. Ini adalah halaman nano vertikal yang sama dengan saluran transistor, tetapi dipisahkan oleh dielektrik vertikal. Di satu sisi dielektrik, transistor dengan saluran-n dibuat, di sisi lain, dengan saluran-p. Dan keduanya dikelilingi oleh penutup umum berupa rusuk vertikal.
Mengurangi jarak on-chip antara transistor dengan konduktivitas berbeda merupakan tantangan besar lainnya untuk penurunan skala proses lebih lanjut. Simulasi TCAD mengkonfirmasi bahwa transistor halaman terpisah akan memberikan pengurangan area cetakan sebesar 20 persen. Secara umum, arsitektur transistor baru akan mengurangi tinggi sel logika standar menjadi 4,3 track. Sel akan menjadi lebih sederhana, yang juga berlaku untuk pembuatan sel memori SRAM.
Transisi sederhana dari transistor halaman nano ke transistor halaman nano terpisah akan memberikan peningkatan kinerja sebesar 10% dengan tetap mempertahankan konsumsi, atau pengurangan konsumsi sebesar 24% tanpa meningkatkan kinerja. Simulasi untuk proses 2nm menunjukkan bahwa sel SRAM menggunakan nanopage terpisah akan memberikan pengurangan area gabungan dan peningkatan kinerja hingga 30% dengan jarak sambungan p dan n hingga 8 nm.
Sumber: 3dnews.ru