Seperti kita ketahui, pada bulan Maret tahun ini, TSMC memulai produksi percontohan produk 5nm. Ini terjadi di pabrik baru Fab 18 di Taiwan, untuk rilis solusi 5nm. Produksi massal menggunakan proses 5nm N5 diharapkan terjadi pada kuartal kedua tahun 2020. Pada akhir tahun yang sama, produksi chip berdasarkan teknologi proses produktif 5 nm atau N5P (kinerja) akan diluncurkan. Ketersediaan chip prototipe memungkinkan TSMC untuk mengevaluasi kemampuan semikonduktor masa depan yang diproduksi berdasarkan teknologi proses baru, yang akan dibicarakan secara rinci oleh perusahaan pada bulan Desember. Tapi Anda sudah bisa menemukan sesuatu dari abstrak yang diserahkan oleh TSMC untuk presentasi di IEDM 2019.
Sebelum kita masuk ke detailnya, mari kita ingat apa yang kita ketahui dari pernyataan TSMC sebelumnya. Dibandingkan dengan proses 7nm, performa bersih chip 5nm diklaim akan meningkat sebesar 15% atau konsumsinya akan berkurang sebesar 30% jika performanya tetap sama. Proses N5P akan menambah produktivitas sebesar 7% atau penghematan konsumsi sebesar 15%. Kepadatan elemen logika akan meningkat 1,8 kali lipat. Skala sel SRAM akan berubah sebesar 0,75 kali lipat.
Dalam produksi chip 5nm, skala penggunaan pemindai EUV akan mencapai tingkat produksi yang matang. Struktur saluran transistor akan diubah, mungkin dengan menggunakan germanium bersama dengan atau sebagai pengganti silikon. Ini akan memastikan peningkatan mobilitas elektron dalam saluran dan peningkatan arus. Proses teknis menyediakan beberapa level tegangan kontrol, yang tertinggi akan memberikan peningkatan kinerja sebesar 25% dibandingkan dengan yang sama pada proses 7 nm. Catu daya transistor untuk antarmuka I/O akan berkisar dari 1,5 V hingga 1,2 V.
Dalam produksi lubang tembus untuk metalisasi dan kontak, bahan dengan resistansi lebih rendah akan digunakan. Kapasitor berdensitas sangat tinggi akan diproduksi menggunakan sirkuit logam-dielektrik-logam, yang akan meningkatkan produktivitas sebesar 4%. Secara umum TSMC akan beralih menggunakan isolator K rendah baru. Proses βkeringβ baru, Metal Reactive Ion Etching (RIE), akan muncul di sirkuit pemrosesan wafer silikon, yang sebagian akan menggantikan proses tradisional Damaskus yang menggunakan tembaga (untuk kontak logam yang lebih kecil dari 30 nm). Juga untuk pertama kalinya, lapisan graphene akan digunakan untuk membuat penghalang antara konduktor tembaga dan semikonduktor (untuk mencegah migrasi listrik).
Dari dokumen laporan bulan Desember di IEDM, kami dapat memperoleh bahwa sejumlah parameter chip 5nm akan lebih baik lagi. Dengan demikian, kepadatan elemen logika akan lebih tinggi dan mencapai 1,84 kali lipat. Sel SRAM juga akan lebih kecil, dengan luas 0,021 Β΅m2. Semuanya baik-baik saja dengan kinerja silikon eksperimental - diperoleh peningkatan sebesar 15%, serta kemungkinan pengurangan konsumsi sebesar 30% jika terjadi pembekuan frekuensi tinggi.
Teknologi proses baru akan memungkinkan untuk memilih dari tujuh nilai tegangan kontrol, yang akan menambah variasi pada proses pengembangan dan produk, dan penggunaan pemindai EUV pasti akan menyederhanakan produksi dan membuatnya lebih murah. Menurut TSMC, peralihan ke pemindai EUV memberikan peningkatan resolusi linier 0,73x dibandingkan dengan proses 7nm. Misalnya, untuk menghasilkan lapisan metalisasi paling kritis dari lapisan pertama, dibandingkan lima masker konvensional, hanya diperlukan satu masker EUV dan, oleh karena itu, hanya satu siklus produksi, bukan lima. Ngomong-ngomong, perhatikan betapa rapinya elemen-elemen pada chip saat menggunakan proyeksi EUV. Cantik, dan itu saja.
Sumber: 3dnews.ru