Intel Foundry ha rilasciato un documento promozionale, che descrive in dettaglio le soluzioni all'avanguardia dell'azienda per lo sviluppo e l'implementazione di hardware per applicazioni di intelligenza artificiale e calcolo ad alte prestazioni. Intel ha anche mostrato un 'campione di chip per l'IA', che dimostra le attuali capacità dell'azienda nel packaging.
Intel ha presentato un sistema in package (SiP) di dimensioni pari a otto fotomask standard, che include quattro blocchi logici, 12 stack di classe HBM4 e due blocchi di I/O. A differenza del concetto di ampia portata con 16 blocchi logici e 24 stack di HBM5, presentato dall'azienda il mese scorso, questo sistema è effettivamente pronto per la produzione già oggi.
È importante notare che Intel Foundry ha mostrato un acceleratore per l'IA non funzionante, ma un "campione di prova del chip per l'IA" che dimostra come è possibile creare fisicamente (o meglio, assemblare) futuri processori per l'IA e per il calcolo ad alte prestazioni. Intel illustra l'intero metodo di costruzione, che combina grandi blocchi di calcolo, stack di memoria ad alta velocità, connessioni interchip super rapide e nuove tecnologie di alimentazione in un'unica custodia tecnologica. Questo design è significativamente diverso da quello attualmente offerto da aziende come TSMC. Intel vuole dimostrare che i processori di prossima generazione per l'IA ad alte prestazioni possono avere una struttura multichip, e Intel Foundry è già in grado di produrli.
Alla base della piattaforma dimostrata ci sono quattro grandi blocchi logici, presumibilmente costruiti sul processo tecnologico Intel 18A (quindi, con transistor RibbonFET a gate circolare e sistema di alimentazione PowerVia sul retro), circondati da stack di memoria di classe HBM4 e blocchi di I/O. Tutti gli elementi chiave sono presumibilmente collegati tramite ponti EMIB-T 2.5D, integrati direttamente nel substrato del pacchetto. Intel utilizza la tecnologia di interfaccia tra chip EMIB-T, che aggiunge fori di passaggio in silicio all'interno dei ponti, consentendo a potenza e segnali di passare sia verticalmente che orizzontalmente, massimizzando la densità delle interconnessioni e dell'alimentazione. La piattaforma è progettata per le interfacce interchip UCIe, funzionanti a 32 GT/s e oltre, che apparentemente sono utilizzate anche per collegare gli stack C-HBM4E.
Il campione del chip dimostra anche il passaggio di Intel all'assemblaggio verticale. La roadmap dei processi tecnologici dell'azienda include la tecnologia Intel 18A-PT, sviluppata specificamente per i chiplet, che prevedono il posizionamento di altri chip logici o della memoria in alto. Di conseguenza, i chiplet devono avere un'alimentazione dalla parte posteriore e utilizzare interconnessioni attraverso e ibride. Nel caso del "campione del processore AI", i chip di base 18A-PT sono posizionati sotto i chip di calcolo 18A/18A-P e agiscono come grandi chip di cache o svolgono altre funzioni di supporto. Per l'interconnessione verticale dei chiplet, Intel utilizza la famiglia di tecnologie di packaging Foveros - Foveros 2.5D, Foveros-R e Foveros Direct 3D. Queste permettono di realizzare un'interconnessione in rame a passo fine tra i chip attivi per garantire la massima larghezza di banda e efficienza energetica dei chip superiori. Insieme ai ponti EMIB, questi metodi consentono a Intel di creare un'assemblaggio ibrido laterale-vertcale, che l'azienda propone come alternativa ai grandi interpositori in silicio con un utilizzo della piastra più elevato e un'uscita di prodotti utili.
Per gli acceleratori AI multi-chip e per il calcolo ad alte prestazioni, la principale limitazione strutturale è l'alimentazione. A tal fine, la piattaforma Intel deve integrare tutte le ultime innovazioni di Intel nel campo del risparmio energetico, inclusi PowerVia, condensatori integrati Omni MIM, isolamento a livello di ponte in EMIB-T, condensatori eDTC e eMIM-T nel chip di base, oltre a induttori integrati CoaxMIL per supportare i regolatori di tensione semi-integrati (IVR) posizionati sotto ciascun stack e sotto il corpo stesso (a differenza degli IVR di CoWoS-L di TSMC, che fanno parte dell'interpositore). Questa rete multistrato è progettata per supportare una corrente stabile nelle workload di AI generativa senza ridurre il livello di tensione.
Con la sua dimostrazione, Intel sta chiaramente cercando di attrarre clienti. Al momento non è noto se l'acceleratore AI di nuova generazione con nome in codice Jaguar Shores, il cui lancio è previsto per il 2027, utilizzerà l'architettura che Intel sta presentando oggi.
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Fonte: 3dnews.ru
