Intel Foundry ha rilasciato un documento pubblicitario, che descrive dettagliatamente le soluzioni avanzate dell'azienda nello sviluppo e nell'implementazione di hardware per applicazioni di intelligenza artificiale e calcolo ad alte prestazioni. Intel ha anche dimostrato un 'campione di chip per IA', che mostra le attuali capacità dell'azienda nel packaging.
Intel ha mostrato un sistema in package (SiP) delle dimensioni di otto fotomask standard per circuiti integrati, comprendente quattro blocchi logici, 12 stack di classe HBM4 e due blocchi di input-output. A differenza del concetto su larga scala con 16 blocchi logici e 24 stack HBM5, presentato dalla compagnia il mese scorso, questo sistema è davvero pronto per la produzione già oggi.
È importante notare che Intel Foundry non ha mostrato un acceleratore IA funzionante, ma un 'campione di chip per IA', che dimostra come sia possibile costruire fisicamente (o meglio, assemblare) futuri processori per IA e calcolo ad alte prestazioni. Intel mostra l'intero metodo di costruzione, che combina grandi blocchi di calcolo, stack di memoria ad alta velocità, connessioni interchip ultra-veloci e nuove tecnologie di alimentazione in un unico pacchetto tecnologico. Questo pacchetto è significativamente diverso da ciò che oggi offrono aziende come TSMC. Intel vuole dimostrare che i processori delle prossime generazioni per intelligenza artificiale ad alte prestazioni possono avere una struttura multi-chiplet, e Intel Foundry è già in grado di produrli.
Alla base della piattaforma dimostrata ci sono quattro grandi blocchi logici, presumibilmente costruiti sul processo tecnologico Intel 18A (quindi, con transistor RibbonFET a gate circolare e sistema di alimentazione PowerVia sul retro), circondati da stack di memoria di classe HBM4 e blocchi di input-output. Tutti gli elementi chiave sono presumibilmente collegati tramite ponti EMIB-T 2.5D, integrati direttamente nel substrato del pacchetto. Intel utilizza la tecnologia di interfaccia tra chip EMIB-T, che aggiunge fori di passaggio in silicio attraverso i ponti, in modo che alimentazione e segnali possano passare sia verticalmente che orizzontalmente, per massimizzare la densità delle interconnessioni e dell'alimentazione. La piattaforma è progettata per le interfacce interchip UCIe, che operano a velocità di 32 GT/s e oltre, le quali sembrano essere utilizzate anche per collegare stack C-HBM4E.
Il campione di prova del chip dimostra anche il passaggio di Intel all'assemblaggio verticale. La roadmap dei processi tecnologici dell'azienda include la tecnologia Intel 18A-PT, sviluppata specificamente per chiplet, che prevede il posizionamento di altri cristalli logici o della memoria sopra. Di conseguenza, i chiplet devono avere l'alimentazione dal retro e utilizzare interconnessioni a foro passante e ibride. Nel caso del "campione di prova del processore IA", i cristalli di base 18A-PT sono posizionati sotto i cristalli computazionali 18A/18A-P e agiscono o come grandi chip di memoria cache o svolgono un'altra funzione ausiliaria. Per il collegamento verticale dei chiplet, Intel utilizza la famiglia di tecnologie di imballaggio Foveros — Foveros 2.5D, Foveros-R e Foveros Direct 3D. Queste permettono di implementare un'interconnessione in rame a passo fine tra i cristalli attivi per garantire la massima larghezza di banda e efficienza energetica dei cristalli superiori. Insieme ai ponti EMIB, questi metodi consentono a Intel di creare un'assemblaggio ibrido laterale-verticale, che l'azienda posiziona come un'alternativa ai grandi interpositori di silicio con un uso della piastra più elevato e un'uscita di prodotti finiti.
Per gli acceleratori multichip di IA e computazione ad alte prestazioni, la principale limitazione costruttiva è l'alimentazione. A tal fine, la piattaforma Intel deve unire tutte le ultime innovazioni Intel nel risparmio energetico, inclusi PowerVia, condensatori integrati Omni MIM, decoupling a livello bridge in EMIB-T, condensatori eDTC ed eMIM-T nel die di base, nonché induttori integrati CoaxMIL a supporto di regolatori di tensione semi-integrati (IVR) posti sotto ogni impilamento e sotto il pacchetto stesso (a differenza degli IVR nel caso di CoWoS-L di TSMC, che fanno parte dell'interpositore). Questa rete multilivello è progettata per supportare correnti stabili nelle carichi di lavoro dell'IA generativa senza ridurre il livello di tensione.
Con la sua dimostrazione, Intel cerca evidentemente di attrarre clienti. Attualmente non è chiaro se l'acceleratore di IA di nuova generazione con il codice Jaguar Shores, il cui lancio è previsto per il 2027, utilizzerà l'architettura che Intel sta dimostrando oggi.
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Fonte: 3dnews.ru
