Pochi sanno che l'architettura del processore ARC è una delle architetture più diffuse insieme a ARM, MIPS e x86. Sviluppata negli anni '80, l'architettura ARC è utilizzata in vari microcontrollori per un'ampia gamma di prodotti tecnologici avanzati, e ogni anno si producono circa di dispositivi.
Recentemente, Synopsys ha annunciato una nuova generazione di core per processori a 32 e 64 bit ARC, che promettono di triplicare le prestazioni rispetto ai predecessori e di consentire la costruzione di sistemi su chip con 12 core. Così, i nuovi core permetteranno a Synopsys di competere con ARM in diverse nuove direzioni.
«Le applicazioni incorporate come i controller per unità a stato solido o apparecchiature di rete stanno diventando sempre più complesse, richiedendo un notevole aumento delle prestazioni con un consumo di energia e dimensioni limitati», ha dichiarato John Koeter, vicepresidente senior per marketing e strategia della proprietà intellettuale in Synopsys. «Con il rilascio della nuova architettura ARCv3 e dei core ARC HS5x e HS6x, gli sviluppatori saranno in grado di soddisfare le crescenti esigenze prestazionali dei loro SoC oggi e in futuro».
I nuovi famiglie di processori Synopsys DesignWare ARC includono core a 32 bit e core a 64 bit . I processori appena annunciati sono destinati a un'ampia gamma di applicazioni, come controller per unità a stato solido (SSD), controller di rete, sistemi di guida automatica per veicoli, sistemi di infotainment per automobili e molti altri. Tenendo conto delle crescenti richieste di capacità di memoria, i core a 64 bit ARC HD6x permetteranno di creare sistemi con 4,5 PByte di DRAM, mentre i dispositivi basati su ARC HD5x dovranno limitarsi a capacità inferiori. Tuttavia, le capacità reali della memoria supportata saranno probabilmente dettate dal sistema operativo utilizzato, mentre i vantaggi visibili delle CPU a 64 bit saranno un pipeline più ampio e un file di registri più grande.
Per quanto riguarda le architetture DesignWare ARC HS5x e DesignWare ARC HS6x, esse supportano l'insieme di istruzioni ARCv3, che può essere esteso con le istruzioni APEX (ARC Processor EXtensions), qualora qualcuno dei clienti necessiti di qualcosa di specifico. Inoltre, l'ARC HS57D è dotato di un processore di segnali digitali ARCv3DSP che supporta 150 istruzioni. I nuovi core hanno una profondità di pipeline di 10 stadi, possono eseguire due istruzioni per ciclo e sono anche equipaggiati con un modulo operativo a virgola mobile a 128 bit. Nel frattempo, le versioni più avanzate dei core supportano una cache di secondo livello (L2) fino a 16 MB.
Parlando di prestazioni, Synopsys dichiara 3 DMIPS per MHz nelle operazioni intere, così come 5,1 CoreMark per MHz, il che è molto buono per core miniaturizzati con basso consumo di energia. Infatti, 3 DMIPS per MHz è superiore a quello di processori piuttosto potenti , mentre 5,1 CoreMark per MHz è superiore a quello di qualsiasi
I core dei processori Synopsys DesignWare ARC HS5x e HS6x | |||||
| HS5x | HS6x | ||||
| HS56 | HS57D | HS58 | HS66 | HS68 | |
| L'insieme di istruzioni | ARCv3 | ||||
| Le istruzioni APEX | Supportati | ||||
| Larghezza | 32 bit | 64 bit | |||
| Istruzioni per ciclo | 2 | ||||
| Lunghezza della pipeline | 10 stadi | ||||
| DSP | — | ARCv3DSP 150 istruzioni | — | — | — |
| Precisione FPU | FP16, FP32, FP64 | ||||
| Cluster di processori | 12 core | ||||
| Acceleratori per cluster | 16 acceleratori | ||||
| L1 | Cache di istruzioni + Cache di dati | ||||
| L2 | — | — | 16 MB | — | 16 MB |
| Dimensione massima della memoria | 64 GB (dipende dal sistema operativo) | 4,5 Petabyte | |||
| Frequenza (su tecnologia 16FFC) | 1,8 GHz | ||||
| DMIPS | 5400 DMIPS per core / 3 DMIPS per MHz | ||||
| CoreMark | 9180 CoreMark per core / 5,1 CoreMark per MHz | ||||
Una delle caratteristiche chiave della nuova famiglia DesignWare ARC HS5x e DesignWare ARC HS6x è la possibilità di creare sistemi su chip (system-on-chip, SoC) con 12 core di processori generici e 16 acceleratori specializzati. Ogni core/acceleratore in tale processore funziona a una propria frequenza di clock e utilizza un proprio sottosistema di alimentazione per massimizzare l'efficienza energetica. Insieme a questi nuovi core, Synopsys offre anche una connessione intra-processore con coerenza di cache con una velocità di trasferimento dati di 800 GB/s.
Sistemi SoC basati sull'architettura ARC non sono molto diffusi oggi, ma considerando i processori promettenti per i sistemi di guida autonoma, lo storage dei dati, la gestione dei flussi di dati, la multicores e vari acceleratori saranno molto utili. Quest'ultimo consentirà a Synopsys di competere con i core ARM per un posto nei SoC per le applicazioni indicate, cosa che finora non era mai accaduta. Così, i core DesignWare ARC HS5x e DesignWare ARC HS6x hanno già attirato l'interesse del produttore di unità a stato solido Starblaze.
«Gli sviluppatori di soluzioni integrate ad alte prestazioni affrontano continuamente nuove sfide nel raggiungere elevate prestazioni utilizzando grandi quantità di memoria e affrontando limiti nel consumo energetico e nelle dimensioni», ha dichiarato Bruce Cheng, Chief Scientist di Starblaze. «Le capacità dei nuovi processori a 32 bit ARC HS5x e dei processori a 64 bit HS6x di Synopsys in termini di multicores ci permetteranno di raggiungere un nuovo livello di efficienza energetica, non offerto da altri processori attualmente presenti sul mercato».
Synopsys inizierà a offrire i core ARC HS56, HS57D, HS58, HS66, HS68, nonché le loro versioni multiprocessore HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP, a partire dal terzo trimestre del 2020. Inoltre, l'azienda offrirà il pacchetto ARC MetaWare Development Toolkit per la creazione di chip basati su questi core, così come un simulatore e un verificatore per controllare la funzionalità del SoC prima della realizzazione in silicio. Per quanto riguarda il supporto da parte dei sistemi operativi, i nuovi core saranno compatibili con vari distributori di Linux, Zephyr e diversi sistemi operativi proprietari.
Fonte: 3dnews.ru
