Come sappiamo, la transizione verso una tecnologia di processo a 3 nm sarà accompagnata da una transizione verso una nuova architettura dei transistor. Dal punto di vista Samsung, ad esempio, si tratterà di transistor MBCFET (Multi Bridge Channel FET), in cui il canale del transistor avrà l'aspetto di diversi canali posizionati uno sopra l'altro sotto forma di nanopagine, circondati su tutti i lati da un gate (per maggiori dettagli , Vedere ).
Secondo gli sviluppatori del centro belga Imec, si tratta di una struttura di transistor progressiva, ma non ideale, che utilizza porte FinFET verticali. Ideale per processi tecnologici con scale di elementi inferiori a 3 nm , proposto dai belgi.
Imec ha sviluppato un transistor con pagine divise o Forksheet. Queste sono le stesse nanopagine verticali dei canali dei transistor, ma separate da un dielettrico verticale. Da un lato del dielettrico viene creato un transistor con un canale n, dall'altro un canale p. Ed entrambi sono circondati da una persiana comune a forma di costola verticale.
Ridurre la distanza su chip tra transistor con conduttività diverse è un'altra grande sfida per l'ulteriore ridimensionamento del processo. Le simulazioni TCAD hanno confermato che il transistor a pagina divisa fornirebbe una riduzione del 20% dell'area del die. In generale, la nuova architettura dei transistor ridurrà l'altezza standard della cella logica a 4,3 tracce. La cella diventerà più semplice, il che vale anche per la produzione della cella di memoria SRAM.
Una semplice transizione da un transistor a nanopagina a un transistor a nanopagina diviso fornirà un aumento del 10% delle prestazioni mantenendo il consumo, o una riduzione del consumo del 24% senza aumentare le prestazioni. Le simulazioni per il processo a 2 nm hanno mostrato che una cella SRAM che utilizza nanopagine separate fornirebbe una riduzione combinata dell'area e un miglioramento delle prestazioni fino al 30% con una spaziatura delle giunzioni p e n fino a 8 nm.
Fonte: 3dnews.ru