In Samsung ogni nanometro conta: dopo i 7 nm ci saranno processi tecnologici a 6, 5, 4 e 3 nm

Oggi Samsung Elettronica segnalati sui piani per lo sviluppo di processi tecnici per la produzione di semiconduttori. L'azienda ritiene che il principale risultato attuale sia la creazione di progetti digitali di chip sperimentali da 3 nm basati su transistor MBCFET brevettati. Si tratta di transistor con più canali di nanopagina orizzontali in porte FET verticali (FET multi-ponte-canale).

In Samsung ogni nanometro conta: dopo i 7 nm ci saranno processi tecnologici a 6, 5, 4 e 3 nm

Nell'ambito di un'alleanza con IBM, Samsung ha sviluppato una tecnologia leggermente diversa per la produzione di transistor con canali completamente circondati da porte (GAA o Gate-All-Around). I canali avrebbero dovuto essere assottigliati sotto forma di nanofili. Successivamente, Samsung si è allontanata da questo schema e ha brevettato una struttura a transistor con canali sotto forma di nanopagine. Questa struttura consente di controllare le caratteristiche dei transistor manipolando sia il numero di pagine (canali) sia regolando la larghezza delle pagine. Per la tecnologia FET classica tale manovra è impossibile. Per aumentare la potenza di un transistor FinFET, è necessario moltiplicare il numero di alette FET sul substrato e ciò richiede un'area. Le caratteristiche del transistor MBCFET possono essere modificate all'interno di un gate fisico, per il quale è necessario impostare la larghezza dei canali e il loro numero.

La disponibilità di un progetto digitale (registrato) di un chip prototipo per la produzione utilizzando il processo GAA ha consentito a Samsung di determinare i limiti delle capacità dei transistor MBCFET. Va tenuto presente che si tratta ancora di dati di modellazione computerizzata e che il nuovo processo tecnico potrà essere giudicato definitivamente solo dopo che sarà stato lanciato nella produzione di massa. Tuttavia esiste un punto di partenza. L'azienda ha affermato che il passaggio dal processo a 7 nm (ovviamente di prima generazione) al processo GAA consentirà una riduzione del 45% dell'area della die e una riduzione del 50% dei consumi. Se non si risparmia sui consumi la produttività può aumentare del 35%. In precedenza, Samsung aveva riscontrato risparmi e guadagni di produttività passando al processo a 3 nm elencato separati da virgole. Si è scoperto che era l'uno o l'altro.

L'azienda ritiene che la preparazione di una piattaforma cloud pubblica per sviluppatori di chip indipendenti e aziende fabless sia un punto importante nella divulgazione della tecnologia di processo a 3 nm. Samsung non ha nascosto l'ambiente di sviluppo, la verifica del progetto e le librerie sui server di produzione. La piattaforma SAFE (Samsung Advanced Foundry Ecosystem Cloud) sarà disponibile per i progettisti di tutto il mondo. La piattaforma cloud SAFE è stata creata con la partecipazione dei principali servizi cloud pubblici come Amazon Web Services (AWS) e Microsoft Azure. Gli sviluppatori dei sistemi di progettazione di Cadence e Synopsys hanno fornito i loro strumenti di progettazione all'interno di SAFE. Ciò promette di rendere più semplice ed economica la creazione di nuove soluzioni per i processi Samsung.

Tornando alla tecnologia di processo a 3 nm di Samsung, aggiungiamo che l'azienda ha presentato la prima versione del suo pacchetto di sviluppo di chip: 3 nm GAE PDK versione 0.1. Con il suo aiuto, puoi iniziare a progettare soluzioni a 3 nm oggi, o almeno prepararti a soddisfare questo processo Samsung quando diventerà diffuso.

Samsung annuncia i suoi piani futuri come segue. Nella seconda metà di quest'anno verrà avviata la produzione in serie di chip utilizzando il processo a 6 nm. Allo stesso tempo, verrà completato lo sviluppo della tecnologia di processo a 4 nm. Lo sviluppo dei primi prodotti Samsung che utilizzano il processo a 5 nm sarà completato questo autunno, con l'avvio della produzione nella prima metà del prossimo anno. Inoltre, entro la fine di quest'anno, Samsung completerà lo sviluppo della tecnologia di processo 18FDS (18 nm su wafer FD-SOI) e dei chip eMRAM da 1 Gbit. Le tecnologie di processo da 7 nm a 3 nm utilizzeranno scanner EUV con intensità crescente, valorizzando ogni nanometro. Più avanti nella discesa, ogni passo sarà compiuto con una lotta.



Fonte: 3dnews.ru

Aggiungi un commento