Pubblicata la versione del progetto Vortex 2.2, che sviluppa un GPGPU open-source basato sull'architettura del set di istruzioni RISC-V, progettato per eseguire calcoli paralleli utilizzando l'API OpenCL e il modello di esecuzione SIMT (Single Instruction, Multiple Threads). Il progetto pu\u00f2 anche essere utilizzato per condurre ricerche nel campo della grafica 3D e per lo sviluppo di nuove architetture GPU. Gli schemi, le descrizioni dei moduli hardware in linguaggio Verilog, i simulatori, i driver e la documentazione progettuale associata sono distribuiti sotto licenza Apache 2.0. <\/p>\n
La base del GPGPU \u00e8 costituita da un ISA RISC-V standard, ampliato con alcune istruzioni aggiuntive necessarie per supportare le funzioni della GPU e la gestione dei flussi. In questo contesto, le modifiche all'architettura dell'insieme di istruzioni RISC-V sono state ridotte al minimo e, quando possibile, sono state utilizzate gi\u00e0 esistenti istruzioni vettoriali. Tra le istruzioni aggiuntive ci sono: \u00abtex\u00bb per accelerare l'elaborazione delle texture, vx_rast per la gestione della rasterizzazione, vx_rop per l'elaborazione dei frammenti, della profondit\u00e0 e della trasparenza, vx_imadd per eseguire l'operazione \u00abmoltiplica e somma\u00bb, vx_wspawn, vx_tmc e vx_bar per attivare i fronti delle istruzioni e i flussi in essi (wavefront, insieme di thread eseguiti in parallelo dal SIMD Engine), vx_split e vx_join.
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Il GPGPU in fase di sviluppo supporta le architetture del set di istruzioni RISC-V a 32 e 64 bit RV32IMF e RV64IMAFD, e pu\u00f2 includere memorie condivise opzionali, cache di livello L1, L2 e L3, nonch\u00e9 un numero configurabile di core, blocchi di attivit\u00e0 (warps) e flussi. Per ogni core \u00e8 prevista la possibilit\u00e0 di attivare un numero configurabile di ALU, FPU, LSU e SFU. Per la creazione di prototipi possono essere utilizzati FPGA Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 e Xilinx Versal VCK5000. Per simulare il funzionamento del chip possono essere utilizzati Verilator (simulatore Verilog), RTLSIM (simulazione RTL) e SimX (simulazione software). <\/p>\n
Per lo sviluppo delle applicazioni \u00e8 fornito un set di strumenti che include varianti PoCL (compilatore e runtime OpenCL) adattate per lavorare con Vortex, LLVM\/Clang, GCC e Binutils. Il progetto supporta la specifica OpenCL 1.2 e attraverso la traduzione in OpenCL \u00e8 stata implementata la supporto della rappresentazione intermedia degli shader SPIR-V. Per la grafica sulle tecnologie Vortex \u00e8 in fase di sviluppo un GPU Skybox open-source che supporta l'API grafico Vulkan. Il prototipo di Skybox, creato sulla base del FPGA Altera Stratix 10 e composto da 32 core (512 thread), ha permesso di raggiungere una prestazione di riempimento di 3.7 gigapixel al secondo (29.4 gigatransazioni al secondo) a una frequenza di 230 MHz. <\/p>\n
Tra le novit\u00e0 della versione Vortex 2.2: <\/p>\n
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Aggiunto l'API vx_spawn_taskgroups per avviare i core che supportano l'esecuzione segmentata di compiti 3D.\n
Aggiunto il supporto per ZICOND, un'estensione dell'architettura del set di istruzioni RISC-V, che consente l'esecuzione condizionale delle operazioni senza ramificazione.\n
Il compilatore OpenCL \u00e8 stato convertito per una pianificazione dell'esecuzione a livello di singoli thread (thread-level, ogni thread esegue il proprio compito indipendentemente dagli altri), anzich\u00e9 a livello di gruppi di compiti (warp-level), come avveniva in precedenza.\n
In OpenCL \u00e8 stato aggiunto il supporto per la compilazione JIT e per i core a 64 bit.\n
Implementato il supporto per il caricamento dinamico del runtime Vortex.\n
Fornita nuova documentazione per la configurazione dei FPGA Xilinx.\n
Includito il test di sintesi della logica utilizzando gli strumenti Yosys.\n
Nelle operazioni gerarchiche di flush e in modalit\u00e0 write-back \u00e8 stato implementato il supporto per la cache.\n
Ottimizzata la velocit\u00e0 di verifica del scoreboard e il lavoro con gli operandi a livello di trasferimento dei registri (RTL, Register Transfer Level).\n
Aggiunto il supporto per il simulatore di memoria DRAM Ramulator 2.0.\n
Passaggio all'utilizzo delle nuove versioni di Verilator 5.0 (simulatore SystemVerilog) e LLVM 18.0, oltre all'aggiornamento degli strumenti basati su CentOS 7.9.\n
Invece del sistema di integrazione continua Travis CI \u00e8 stato utilizzato il servizio GitHub CI. <\/ul>\n
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