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<\/center><\/p>\nIl GPGPU in fase di sviluppo supporta le architetture a 32 e 64 bit del set di istruzioni RISC-V RV32IMF e RV64IMAFD, e pu\u00f2 includere una memoria condivisa opzionale, cache di livello L1, L2 e L3, nonch\u00e9 un numero configurabile di core, blocchi di lavoro (warps) e flussi. Ogni core prevede la possibilit\u00e0 di abilitare un numero configurabile di ALU, FPU, LSU e SFU. Per creare prototipi possono essere utilizzati FPGA Xilinx e Altera, mentre per simulare il funzionamento del chip si possono impiegare Verilator (simulatore Verilog), RTLSIM (simulazione RTL) e SimX (simulazione software).<\/p>\n
Per lo sviluppo di applicazioni viene fornito un toolkit che include versioni adattate per lavorare con Vortex di PoCL (compilatore e runtime OpenCL), LLVM\/Clang, GCC e Binutils. Il progetto supporta la specifica OpenCL 1.2 e tramite traduzione in OpenCL \u00e8 attuata la compatibilit\u00e0 con la rappresentazione intermedia degli shader SPIR-V. <\/p>\n
Tra le novit\u00e0 di Vortex 3.0:<\/p>\n
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- \u00c8 stato aggiunto uno stack grafico hardware, che include blocchi per la rasterizzazione, l'applicazione delle texture e la fusione dell'output (OM - Output Merger). Per Mesa, basata sullo stack grafico implementato e sul rasterizzatore software lavapipe, \u00e8 stato preparato un driver Vulkan chiamato vortexpipe.\n
- Le capacit\u00e0 del nucleo tensoriale, progettato per accelerare l'esecuzione dei modelli di apprendimento automatico, sono state ampliate, implementando il supporto per la sparsit\u00e0 strutturale (structured sparsity) per la compressione delle matrici pesate.\n
- \u00c8 stata implementata l'operazione WGMMA (moltiplicazione matriciale a livello di warpgroup) per la moltiplicazione delle matrici in modalit\u00e0 asincrona.\n
- \u00c8 stato aggiunto il motore DXA (Accelerazione del Trasferimento Dati) per velocizzare il trasferimento di dati dalla memoria globale a quella locale.\n
- \u00c8 stata implementata una nuova architettura basata su un processore di comandi (CP, Command Processor) e su uno scheduler hardware per i nuclei di calcolo (KMU - Kernel Management Unit), che consente di esternalizzare sul chip operazioni di dispatching dei flussi di calcolo.\n
- \u00c8 stata proposta una nuova libreria runtime che opera in modalit\u00e0 non bloccante e fornisce astrazioni tradotte in comandi hardware eseguibili in modo asincrono. Supporta code, eventi, moduli e sincronizzazione basata su barriere asincrone con semantica arrive\/wait\/event.\n
- \u00c8 stata aggiunta la supporto per le istruzioni abbreviate RISC-V (RVC).\n
- \u00c8 stato implementato il supporto hardware per le operazioni atomiche (Hardware Atomics).\n
- L'FPU \u00e8 stato completamente riprogettato e sono stati proposti nuovi blocchi moltiplicatori (Wallace-tree, Folded-radix) e sommatori (Kogge-Stone).\n
- \u00c8 stato aggiunto uno stack di memoria virtuale basato su un'unit\u00e0 di controllo della memoria (MMU) con supporto per l'architettura di indirizzamento virtuale a 32 bit SV32.\n
- Supporto per l'estensione Zicond di RISC-V con implementazione delle operazioni condizionali.\n
- \u00c8 stata integrata la gestione della frequenza di clock (clock gating).\n
- \u00c8 stato implementato il supporto per il linguaggio HIP (Heterogeneous Interface for Portability) attraverso il framework chipStar, che traduce HIP in SPIR-V.\n
- \u00c8 stata garantita un'integrazione completa con il simulatore GEM5 ed \u00e8 stato aggiunto il supporto per il simulatore SimX basato sull'architettura TLM (Transaction-Level Modeling).\n
- \u00c8 stato aggiunto il supporto per gli strumenti Synopsys e Yosys per la sintesi della logica per la produzione di chip, cos\u00ec come il supporto per l'uso delle librerie di standard elements ASAP7 (7nm), SAED14 (14nm) e NanGate (15nm).\n
- L'kit di riferimento \u00e8 stato aggiornato a LLVM 20 e POCL 7.0.\n<\/ul>\n