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<\/center><\/p>\nIl GPGPU in fase di sviluppo supporta architetture a 32 e 64 bit del set di istruzioni RISC-V RV32IMF e RV64IMAFD, e pu\u00f2 includere memoria condivisa opzionale, cache di livelli L1, L2 e L3, oltre a un numero configurabile di core, blocchi di attivit\u00e0 (warps) e thread. Inoltre, per ogni core \u00e8 prevista la possibilit\u00e0 di abilitare un numero configurabile di ALU, FPU, LSU e SFU. Per la creazione di prototipi possono essere utilizzati FPGA di Xilinx e Altera, mentre per la simulazione del funzionamento del chip si impiega Verilator (simulatore Verilog), RTLSIM (simulazione RTL) e SimX (simulazione software).<\/p>\n
Per lo sviluppo di applicazioni, \u00e8 disponibile un toolkit che include versioni di PoCL (compilatore e runtime OpenCL) adattate per lavorare con Vortex, oltre a LLVM\/Clang, GCC e Binutils. Il progetto supporta la specifica OpenCL 1.2 e, tramite la traduzione in OpenCL, offre supporto per la rappresentazione intermedia degli shader SPIR-V. <\/p>\n
Tra le novit\u00e0 in Vortex 3.0:<\/p>\n
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- \u00c8 stato aggiunto uno stack grafico hardware, comprendente blocchi per la rasterizzazione, l'applicazione delle texture e la fusione dell'output (OM \u2014 Output Merger). Per Mesa, basato sullo stack grafico implementato e sul rasterizzatore software lavapipe, \u00e8 stato preparato un driver Vulkan vortexpipe.\n
- Le funzionalit\u00e0 del cuore tensoriale, progettato per accelerare l'esecuzione dei modelli di machine learning, sono state ampliate con il supporto per la sparsit\u00e0 strutturale (structured sparsity) al fine di comprimere le matrici dei pesi.\n
- \u00c8 stata implementata l'operazione WGMMA (moltiplicazione di matrici a livello di gruppo warp) per la moltiplicazione delle matrici in modo asincrono.\n
- \u00c8 stato aggiunto il motore DXA (Data Transfer Acceleration) per accelerare il trasferimento di dati dalla memoria globale alla memoria locale.\n
- \u00c8 stata implementata una nuova architettura basata su un processore di comandi (CP, Command Processor) e su un pianificatore hardware di nuclei di calcolo (KMU \u2014 Kernel Management Unit), che consente di esternalizzare sul chip le operazioni di dispatching dei flussi computazionali.\n
- \u00c8 stata proposta una nuova libreria runtime che opera in modalit\u00e0 non bloccante e fornisce astrazioni tradotte in comandi hardware eseguiti in modo asincrono. Supporta code, eventi, moduli e sincronizzazione basata su barriere asincrone con semantica arrive\/wait\/event.\n
- Aggiunta la supporto per le istruzioni abbreviate RISC-V (RVC).\n
- Implementato il supporto hardware per operazioni atomiche (Hardware Atomics).\n
- Completamente riprogettato l'FPU e proposti nuovi blocchi moltiplicatori (Wallace-tree, Folded-radix) e sommatori (Kogge-Stone).\n
- Aggiunto uno stack di memoria virtuale basato su un'unit\u00e0 di gestione della memoria (MMU) con supporto per un'architettura di indirizzamento virtuale a 32 bit SV32.\n
- Supporto per l'estensione RISC-V Zicond con implementazione delle operazioni condizionali.\n
- Integrata la gestione del clock (clock gating).\n
- Implementato il supporto per il linguaggio HIP (Heterogeneous Interface for Portability) attraverso il framework chipStar, che traduce HIP in SPIR-V.\n
- \u00c8 stata garantita un'integrazione completa con il simulatore GEM5 e aggiunta la compatibilit\u00e0 con il simulatore SimX basato sull'architettura TLM (Transaction-Level Modeling).\n
- \u00c8 stata aggiunta la supporto per gli strumenti Synopsys e Yosys per la sintesi logica dei chip, insieme alla compatibilit\u00e0 con le librerie di elementi standard ASAP7 (7nm), SAED14 (14nm) e NanGate (15nm).\n
- Il toolkit di riferimento \u00e8 stato aggiornato a LLVM 20 e POCL 7.0.\n<\/ul>\n