{"id":33621,"date":"2019-10-31T21:53:47","date_gmt":"2019-10-31T18:53:47","guid":{"rendered":"https:\/\/prohoster.info\/blog\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620\/"},"modified":"2019-10-31T21:53:47","modified_gmt":"2019-10-31T18:53:47","slug":"additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","status":"publish","type":"post","link":"https:\/\/prohoster.info\/it\/blog\/administrirovanie\/additional-uplinks-v-arhitekture-sistemnoj-logiki-intel-c620","title":{"rendered":"Ulteriori Uplinks nell'architettura della logica di sistema Intel C620","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Nell'architettura delle piattaforme x86 sono emerse due correnti, che si integrano reciprocamente. Secondo una versione, \u00e8 necessario procedere verso l'integrazione in un unico chip delle risorse computazionali e di controllo. Il secondo approccio predilige la distribuzione delle responsabilit\u00e0: il processore \u00e8 dotato di un bus performante, che forma un ecosistema periferico scalabile. Questo \u00e8 alla base della topologia della logica di sistema Intel C620 per piattaforme di alto livello.<\/a><\/noindex><\/p>\n

La differenza fondamentale rispetto al precedente chipset Intel C610 consiste nell'espansione del canale di comunicazione tra il processore e le periferiche, che fanno parte del chip PCH, grazie all'uso di collegamenti PCIe insieme al tradizionale bus DMI.<\/p>\n

\"Ulteriori
\n
\nEsaminiamo in dettaglio le novit\u00e0 del ponte sud Intel Lewisburg: quali approcci evolutivi e rivoluzionari hanno ampliato le sue capacit\u00e0 di comunicazione con i processori?<\/p>\n

Cambiamenti evolutivi nella comunicazione CPU-PCH<\/h2>\n

\nNell'ambito dell'approccio evolutivo, il principale canale di comunicazione tra la CPU e il ponte sud, rappresentato dal bus DMI (Direct Media Interface), ha ottenuto il supporto della modalit\u00e0 PCIe x4 Gen3 con una velocit\u00e0 di 8.0 GT\/S. In precedenza, nel PCH Intel C610, la comunicazione tra il processore e la logica di sistema avveniva nella modalit\u00e0 PCIe x4 Gen 2 con una larghezza di banda di 5.0 GT\/S.<\/p>\n

\"Ulteriori
\n
\nConfronto delle funzionalit\u00e0 della logica di sistema Intel C610 e C620<\/em><\/p>\n

Notiamo che questo sottosistema \u00e8 significativamente pi\u00f9 conservatore rispetto alle porte PCIe integrate nel processore, solitamente utilizzate per collegare GPU e unit\u00e0 NVMe, dove PCIe 3.0 \u00e8 gi\u00e0 in uso da tempo e si prevede il passaggio a PCI Express Gen4.<\/p>\n

Cambiamenti rivoluzionari nella comunicazione CPU-PCH<\/h2>\n

\nTra i cambiamenti rivoluzionari si pu\u00f2 includere l'aggiunta di nuovi canali PCIe per la comunicazione CPU-PCH, chiamati Additional Uplinks. Fisicamente, si tratta di due porte PCI Express che operano nelle modalit\u00e0 PCIe x8 Gen3 e PCIe x16 Gen3, entrambe a 8.0 GT\/S.<\/p>\n

\"Ulteriori
\n
\nPer l'interazione tra CPU e Intel C620 PCH vengono utilizzati 3 bus: DMI e due porte PCI Express.<\/em><\/p>\n

Perch\u00e9 \u00e8 stata necessaria una revisione dell'attuale topologia delle comunicazioni con Intel C620? In primo luogo, nel PCH possono essere integrati fino a 4 controller di rete 10GbE con funzionalit\u00e0 RDMA. In secondo luogo, la crittografia del traffico di rete e lo scambio con il sottosistema di archiviazione sono gestiti da una nuova e pi\u00f9 veloce generazione di coprocessori Intel QuickAssist Technology (QAT), che forniscono supporto hardware per la compressione e la crittografia. Infine, il \"motore dell'innovazione\" \u2014 Innovation Engine<\/a><\/noindex>, che sar\u00e0 disponibile solo per i produttori OEM.<\/p>\n

Scalabilit\u00e0 e flessibilit\u00e0<\/h2>\n

\nUna caratteristica importante \u00e8 la possibilit\u00e0 di scelta opzionale non solo della topologia di connessione PCH, ma anche delle priorit\u00e0 delle risorse interne del chip nell'accesso ai canali di comunicazione ad alta velocit\u00e0 con il processore centrale (i processori). Inoltre, in una modalit\u00e0 speciale EPO (EndPoint Only Mode), la connessione PCH avviene nello stato di un normale dispositivo PCI Express, contenente risorse 10 GbE e Intel QAT. In questo caso, l'interfaccia classica DMI, cos\u00ec come una serie di sottosistemi Legacy, mostrati in nero nel diagramma, sono disattivati.<\/p>\n

\"Ulteriori
\n
\nArchitettura interna del chip Intel C620 PCH<\/em><\/p>\n

Teoricamente, questo consente di utilizzare nel sistema pi\u00f9 di un chip Intel C620 PCH, scalando la funzionalit\u00e0 10 GbE e Intel QAT in base ai requisiti di prestazione. In questo modo, le funzioni Legacy, necessarie solo in un singolo esempio, possono essere attivate solo in uno dei chip PCH installati.<\/p>\n

Quindi, la parola finale nel design spetter\u00e0 allo sviluppatore della piattaforma, che agir\u00e0 sulla base di fattori sia tecnologici che di marketing in base al posizionamento di ciascun prodotto specifico.
\n
Fonte: habr.com<\/a><\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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