{"id":77492,"date":"2020-04-10T19:42:45","date_gmt":"2020-04-10T17:42:45","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe"},"modified":"2020-04-10T19:42:45","modified_gmt":"2020-04-10T17:42:45","slug":"poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe","status":"publish","type":"post","link":"https:\/\/prohoster.info\/it\/blog\/news\/poberegis-arm-novye-64-razryadnye-yadra-synopsys-arc-uvelichat-proizvoditelnost-vtroe","title":{"rendered":"Attenzione, ARM? I nuovi core a 64 bit di Synopsys ARC triplicheranno le prestazioni","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"

Pochi sanno che l'architettura del processore ARC \u00e8 una delle architetture pi\u00f9 diffuse insieme a ARM, MIPS e x86. Sviluppata negli anni '80, l'architettura ARC \u00e8 utilizzata in vari microcontrollori per una vasta gamma di prodotti ad alta tecnologia, e ogni anno vengono realizzati circa 1,5 miliardi<\/a><\/noindex> di dispositivi.<\/p>\n

Recentemente, la corporation Synopsys ha annunciato una nuova generazione di nuclei di processori ARC a 32 e 64 bit, promettendo di triplicare le prestazioni rispetto ai predecessori e di permettere la costruzione di sistemi su chip con 12 nuclei. In questo modo, i nuovi nuclei consentiranno a Synopsys di competere con ARM in diverse nuove direzioni.<\/p>\n

\u00abLe applicazioni incorporate come i controller per unit\u00e0 a stato solido o dispositivi di rete stanno diventando sempre pi\u00f9 complesse, richiedendo un aumento significativo delle prestazioni con un consumo energetico e dimensioni limitati\u00bb, ha dichiarato John Koeter, vicepresidente senior per il marketing e la strategia della propriet\u00e0 intellettuale di Synopsys. \u00abCon il lancio della nuova architettura ARCv3 e dei nuclei ARC HS5x e HS6x, gli sviluppatori potranno soddisfare le crescenti esigenze di prestazioni dei propri SoC oggi e in futuro\u00bb.<\/p>\n

\"Attenzione,
\n<\/center><\/p>\n

Le nuove famiglie di processori Synopsys DesignWare ARC includono nuclei a 32 bit HS56\/HS57D\/HS58<\/a><\/noindex> e nuclei a 64 bit HS66\/HS68<\/a><\/noindex>. I nuovi processori annunciati sono destinati a una vasta gamma di applicazioni, come controller per unit\u00e0 a stato solido (SSD), controller di rete, sistemi di autopilota per veicoli, infotainment per automobili e molti altri. Tenendo conto delle crescenti richieste di capacit\u00e0 di memoria, gli ARC HD6x a 64 bit consentiranno di creare sistemi con 4,5 PetaByte di DRAM, mentre i dispositivi basati su ARC HD5x dovranno limitarsi a capacit\u00e0 inferiori. Tuttavia, le effettive capacit\u00e0 di memoria supportata saranno probabilmente dettate dal sistema operativo utilizzato, mentre i vantaggi visibili dei CPU a 64 bit riguarderanno un pipeline pi\u00f9 ampia e un maggiore file di registri.<\/p>\n

Per quanto riguarda le architetture DesignWare ARC HS5x e DesignWare ARC HS6x, esse supportano il set di istruzioni ARCv3, che pu\u00f2 essere esteso con le istruzioni APEX (ARC Processor EXtensions), qualora uno dei clienti necessiti di qualcosa di specifico. Inoltre, l'ARC HS57D \u00e8 dotato di un processore digitale ARCv3DSP che supporta 150 istruzioni. I nuovi nuclei hanno una profondit\u00e0 di pipeline di 10 stadi, possono eseguire due istruzioni per ciclo e sono dotati di un modulo a virgola mobile a 128 bit. Inoltre, le versioni pi\u00f9 avanzate dei nuclei supportano la cache di secondo livello (L2) con una capacit\u00e0 fino a 16 MB.<\/p>\n

\"Attenzione,<\/p>\n

Parlando di prestazioni, Synopsys dichiara 3 DMIPS per MHz in calcoli interi e 5,1 CoreMark per MHz, che \u00e8 molto buono per nuclei miniaturizzati con consumo energetico ridotto. Dunque, 3 DMIPS per MHz \u00e8 superiore a quella di processori piuttosto potenti Cortex-A55<\/a><\/noindex>, mentre 5,1 CoreMark per MHz \u00e8 superiore a qualsiasi processore ARM per microcontrollori.<\/a><\/noindex><\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
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I nuclei di processore Synopsys DesignWare ARC HS5x e HS6x
<\/strong><\/p>\n<\/td>\n<\/tr>\n

<\/td>\nHS5x<\/td>\nHS6x<\/td>\n<\/tr>\n
<\/td>\nHS56<\/td>\nHS57D<\/td>\nHS58<\/td>\nHS66<\/td>\nHS68<\/td>\n<\/tr>\n
Set di istruzioni<\/td>\nARCv3<\/td>\n<\/tr>\n
Istruzioni APEX<\/td>\nSupportati<\/td>\n<\/tr>\n
Profondit\u00e0<\/td>\n32 bit<\/td>\n64 bit<\/td>\n<\/tr>\n
Istruzioni per ciclo<\/td>\n2<\/td>\n<\/tr>\n
Profondit\u00e0 di pipeline<\/td>\n10 stadi<\/td>\n<\/tr>\n
DSP<\/td>\n\u2014<\/td>\nARCv3DSP
150 istruzioni<\/td>\n		\u2014<\/td>\n\u2014<\/td>\n\u2014<\/td>\n<\/tr>\n
Precisione FPU<\/td>\nFP16, FP32, FP64<\/td>\n<\/tr>\n
Cluster di processore<\/td>\n12 core<\/td>\n<\/tr>\n
Acceleratori nel cluster<\/td>\n16 acceleratori<\/td>\n<\/tr>\n
L1<\/td>\nCache istruzioni + Cache dati<\/td>\n<\/tr>\n
L2<\/td>\n\u2014<\/td>\n\u2014<\/td>\n16 MB<\/td>\n\u2014<\/td>\n16 MB<\/td>\n<\/tr>\n
Massima capacit\u00e0 di memoria<\/td>\n64 GB (dipende dal sistema operativo)<\/td>\n4,5 Petabyte<\/td>\n<\/tr>\n
Frequenza (su processo 16FFC)<\/td>\n1,8 GHz<\/td>\n<\/tr>\n
DMIPS<\/td>\n5400 DMIPS per nucleo \/ 3 DMIPS per MHz<\/td>\n<\/tr>\n
CoreMark<\/td>\n9180 CoreMark per nucleo \/ 5,1 CoreMark per MHz<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Una delle caratteristiche principali della nuova famiglia DesignWare ARC HS5x e DesignWare ARC HS6x \u00e8 la possibilit\u00e0 di creare sistemi su chip (system-on-chip, SoC) con 12 nuclei di processore generali e 16 acceleratori specializzati. Ogni nucleo\/acceleratore in tale processore opera a una propria frequenza di clock e utilizza un proprio sistema di alimentazione per massimizzare l'efficienza energetica. Insieme ai nuovi nuclei, Synopsys offre anche una connessione coerente a livello di chip con una velocit\u00e0 di trasferimento dati di 800 GB\/s. <\/p>\n

Sistemi SoC basati sull'architettura ARC non sono molto comuni oggi, ma considerando i processori promettenti per sistemi di guida autonoma, storage, gestione dei flussi di dati, multi-core e vari tipi di acceleratori, saranno molto utili. Questo permetter\u00e0 a Synopsys di competere con i core ARM per una posizione nei SoC per le applicazioni indicate, cosa che non \u00e8 mai accaduta prima. I core DesignWare ARC HS5x e DesignWare ARC HS6x hanno gi\u00e0 attirato l'interesse del produttore di SSD Starblaze. <\/p>\n

\u00abGli sviluppatori di soluzioni embedded ad alte prestazioni affrontano continuamente nuove sfide nel raggiungimento di elevate prestazioni con grandi volumi di memoria e limitazioni in termini di consumo energetico e dimensioni\u00bb, ha dichiarato Bruce Cheng, Chief Scientist di Starblaze. \u00abLe capacit\u00e0 dei nuovi processori a 32 bit ARC HS5x e a 64 bit HS6x di Synopsys in termini di multi-core ci permetteranno di raggiungere un nuovo livello di efficienza energetica che non \u00e8 offerto da altri processori attualmente disponibili sul mercato\u00bb.<\/p>\n

\"Attenzione,<\/p>\n

Synopsys inizier\u00e0 a offrire i core ARC HS56, HS57D, HS58, HS66, HS68, insieme alle loro versioni multi-core HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP, a partire dal terzo trimestre del 2020. Inoltre, l'azienda fornir\u00e0 il pacchetto ARC MetaWare Development Toolkit per la creazione di chip basati su questi core, insieme a un simulatore e un verificatore per controllare il funzionamento del SoC prima della realizzazione in silicio. Per quanto riguarda il supporto da parte dei sistemi operativi, i nuovi core saranno compatibili con diverse distribuzioni di Linux, Zephyr, e vari sistemi operativi proprietari.<\/p>\n

<\/p>\n

<\/center><\/p>\n

\t\t\t\t


\n\t\t\t\t\t\t\t\t<\/center>
Fonte: 3dnews.ru<\/a> <\/p>","protected":false,"gt_translate_keys":[{"key":"rendered","format":"html"}]},"excerpt":{"rendered":"

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