אב הטיפוס הראשון של שבב הקוד הפתוח Libre-SOC מוכן לייצור

פרויקט Libre-SOC, המפתח שבב פתוח עם ארכיטקטורה היברידית בסגנון CDC 6600, שבו, כדי להפחית את גודל ומורכבות השבב, הוראות המעבד, ה-VPU וה-GPU אינן מופרדות ומוצעות ב-ISA אחד , הגיעה לשלב של העברת דגימת הבדיקה הראשונה לייצור. הפרויקט פותח במקור תחת השם Libre RISC-V, אך השם שונה ל-Libre-SOC לאחר ההחלטה להחליף את RISC-V בארכיטקטורת ערכת ההוראות OpenPOWER 3.0 (ISA).

מטרת הפרויקט היא ליצור מערכת שלמה, פתוחה לחלוטין וללא תמלוגים על שבב (SoC) שניתן להשתמש בה במחשבי לוח יחיד, נטבוקים והתקנים ניידים שונים. בנוסף להוראות הספציפיות למעבד ולרגיסטרים למטרות כלליות, Libre-SOC מספק את היכולות לבצע פעולות וקטוריות וחישובים מיוחדים האופייניים ל-VPUs ו-GPUs בבלוק פונקציונלי אחד של מעבד. השבב משתמש בארכיטקטורת ערכת ההוראות של OpenPOWER, בתוסף Simple-V עם הוראות לוקטוריזציה ועיבוד מקבילי של נתונים, כמו גם הוראות מיוחדות להמרת ARGB ופעולות תלת מימד נפוצות.

הוראות GPU מתמקדות בשימוש עם ה-API הגרפי של Vulkan, ו-VPU בהאצת המרה ופענוח YUV-RGB של MPEG1/2, MPEG4 ASP (xvid), H.264, H.265, VP8, VP9, ​​​​AV1, MP3 פורמטים , AC3, Vorbis ו-Opus. פותח מנהל התקן חינמי עבור Mesa שמשתמש ביכולות של Libre-SOC כדי לספק הטמעת תוכנה מואצת בחומרה של ה-API הגרפי של Vulkan. לדוגמה, ניתן לתרגם Shaders Vulkan באמצעות מנוע JIT לביצוע באמצעות הוראות מיוחדות הזמינות ב-Libre-SOC.

באב הטיפוס הבא לבדיקה, הם מתכננים ליישם את הרחבה SVP64 (Variable-length Vectorisation), המאפשרת להשתמש ב-Libre-SOC כמעבד וקטור (בנוסף ל-32 אוגרים לשימוש כללי של 64 סיביות, 128 אוגרים יסופקו לחישובים וקטוריים). אב הטיפוס הראשון כולל רק ליבה אחת הפועלת במהירות של 300 מגה-הרץ, אך בתוך שנתיים מתוכנן להוציא גרסת 4 ליבות, לאחר מכן גרסת 8 ליבות, ובטווח הארוך גרסת 64 ליבות.

האצווה הראשונה של השבב תיוצר על ידי TSMC באמצעות טכנולוגיית התהליך של 180nm. כל הפיתוחים של הפרויקט מופצים תחת רישיונות חינמיים, כולל קבצים בפורמט GDS-II עם תיאור של הטופולוגיה המלאה של השבב, מספיק כדי להתחיל ייצור משלך. Libre-SOC יהיה השבב הבלתי תלוי לחלוטין הראשון המבוסס על ארכיטקטורת Power שאינה מיוצרת על ידי IBM. הפיתוח השתמש בשפת תיאור החומרה nMigen (HDL מבוססת Python, ללא שימוש ב-VHDL ו-Verilog), בספריות התאים הסטנדרטיות של FlexLib מפרויקט Chips4Makers, ובערכת הכלים החינמית Coriolis2 VLSI להמרה מ-HDL ל-GDS-II.

הפיתוח של Libre-SOC מומן על ידי קרן NLnet, שהקצתה 400 אלף יורו ליצירת שבב פתוח לחלוטין כחלק מתוכנית ליצירת פתרונות טכניים בסיסיים הניתנים לאימות ואמינים. לשבב גודל של 5.5x5.9 מ"מ וכולל 130 אלף שערים לוגיים. הוא מורכב מארבעה מודולי SRAM של 4KB ויחידת לולאה נעילת שלב (PLL) של 300 מגה-הרץ.

מקור: OpenNet.ru