Imec חושפת טרנזיסטור אידיאלי לטכנולוגיית תהליך 2nm

כידוע, המעבר לטכנולוגיית תהליך של 3 ננומטר ילווה במעבר לארכיטקטורת טרנזיסטור חדשה. במונחים של סמסונג, למשל, יהיו אלו טרנזיסטורי MBCFET (Multi Bridge Channel FET), שבהם ערוץ הטרנזיסטור ייראה כמו מספר ערוצים הממוקמים זה מעל זה בצורת ננו-דפים, מוקפים מכל הצדדים בשער (לפרטים נוספים) , ראה ארכיון החדשות שלנו ל-14 במרץ).

לדברי מפתחים מהמרכז הבלגי Imec, מדובר במבנה טרנזיסטור מתקדם, אך לא אידיאלי, המשתמש בשערי FinFET אנכיים. אידיאלי לתהליכים טכנולוגיים עם קנה מידה של אלמנטים פחות מ-3 ננומטר מבנה טרנזיסטור שונה, שהוצע על ידי הבלגים.

Imec פיתחה טרנזיסטור עם דפים מפוצלים או Forksheet. אלו הם אותם ננו-דפים אנכיים כמו ערוצי טרנזיסטור, אך מופרדים על ידי דיאלקטרי אנכי. בצד אחד של הדיאלקטרי נוצר טרנזיסטור עם ערוץ n, בצד השני עם ערוץ p. ושניהם מוקפים בתריס משותף בצורת צלע אנכית.

צמצום המרחק על-שבב בין טרנזיסטורים עם מוליכות שונה היא אתגר מרכזי נוסף להורדת קנה המידה של התהליך. סימולציות TCAD אישרו שהטרנזיסטור מפוצל עמודים יספק הפחתה של 20 אחוז בשטח התבנית. באופן כללי, ארכיטקטורת הטרנזיסטור החדשה תפחית את גובה התא הלוגי הסטנדרטי ל-4,3 מסלולים. התא יהפוך לפשוט יותר, וזה חל גם על ייצור תא הזיכרון SRAM.

מעבר פשוט מטרנזיסטור ננו-דפי לטרנזיסטור ננו-דפי מפוצל יספק עלייה של 10% בביצועים תוך שמירה על הצריכה, או הפחתה של 24% בצריכה ללא הגדלת ביצועים. סימולציות לתהליך 2nm הראו שתא SRAM המשתמש בננו-דפים מופרדים יספק צמצום שטח משולב ושיפור ביצועים של עד 30% עם מרווחי צומת p-ו-n של עד 8 ננומטר.

מקור: 3dnews.ru