ืืืจืช SiFive, ืฉืืืงืื ืขื ืืื ืืืฆืจื ืืจืืืืงืืืจืช ืขืจืืช ืืืืจืืืช RISC-V ืืืืื ื ืืขืช ืืืขืื ื ืืืช ืืช ืื ืืืืคืืก ืืจืืฉืื ืฉื ืืขืื ืืืืกืก RISC-V, ืืฆืืื ืืืืช ืืขืื RISC-V ืืืฉื ืืงื SiFive Performance, ืฉืืื 50 % ืืืืจ ืืืชืจ ืืืืืช ื-P550 ืืืืืืื ืืงืืืืช ืืืื ืืขืืื ืืืืฆืืขืื ARM Cortex-A78, ืืืขืื ืืืืง ืืืืชืจ ืืืืืกืก ืขื ืืจืืืืงืืืจืช ARM. SoCs ืืืืืกืกืื ืขื ืืืืื ืืืืฉื ืืืืื ืื ืืขืืงืจ ืืืขืจืืืช ืฉืจืชืื ืืชืื ืืช ืขืืืื, ืื ืืคืฉืจ ืื ืืืฆืืจ ืืจืกืืืช ืืืคืฉืืืช ืืืืฉืืจืื ื ืืืืื ืืืฉืืืฆืื.
ื ืืืจ ืื ืืืฉืืืื ื-P550, ืืืืช ืืืขืื SiFive ืืืืฉื ืืืืื 16 ืืื-ืืืื ืฉื ืืืืื L3 ืืืงืื 4 ืืื-ืืืื, ืืืืื ืืฉืื ืขื 16 ืืืืืช ืืฉืื ืืื ืืืงืื 4, ืคืืขืืช ืืชืืจ ืฉื ืขื 3.5 ื'ืืื-ืืจืฅ ืืืงืื. 2.4 GHz, ืชืืื ืืืืืจืื DDR5 ืืืืืืืืืก PCI-Express 5.0. ืืืจืืืืงืืืจื ืืืืืืช ืฉื ืืืืื ืืืืฉื ืงืจืืื ื-P550 ืืืื ืื ืืืืืืจืืช ืืืืืชื, ืื ืฉืืืคืฉืจ ืืืืกืืฃ ื-SoC ืืืืงืื ื ืืกืคืื ืขื ืืืืฆืื ืืืืืืื ืื GPUs. ืคืจืืื ืืชืืื ื ืื ืืืชืคืจืกื ืืืฆืืืจ, ืื ืชืื ื RTL ืืืื ืื ื-FPGA ืืคืืจืกืื ืืฉื ื ืืืื.
RISC-V ืืกืคืงืช ืืขืจืืช ืืืจืืืช ืืืื ื ืคืชืืื ืืืืืฉื ืืืืคืฉืจืช ืื ืืืฆืืจ SoCs ืืืืงืจื-ืืขืืืื ืคืชืืืื ืืืืืืื ืขืืืจ ืืืฉืืืื ืฉืจืืจืืชืืื, ืืืื ืืืจืืฉ ืชืืืืืื ืื ืืืืช ืชื ืืื ืืฉืืืืฉ. ื ืืื ืืขืืฉืื, ืืืชืืกืก ืขื ืืคืจื RISC-V, 2.0 ืืจืกืืืช ืฉื ืืืืืช ืืืงืจื-ืืขืื, 111 ืคืืืคืืจืืืช, 31 SoCs ื-12 ืืืืืช ืืืื ืื ืืคืืชืืื ืขื ืืื ืืืจืืช ืืงืืืืืช ืฉืื ืืช ืชืืช ืจืืฉืืื ืืช ืืืคืฉืืื ืฉืื ืื (BSD, MIT, Apache 12).
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