x86 プラットフォームのアーキテクチャには、相互に補完し合う 620 つのトレンドが現れています。 あるバージョンによると、コンピューティングおよび制御リソースを XNUMX つのチップに統合する方向に進む必要があります。 XNUMX 番目のアプローチは、責任の分散を促進します。プロセッサには、周辺機器のスケーラブルなエコシステムを形成する高性能バスが装備されています。 これは、高レベルのプラットフォーム用のインテル CXNUMX システム ロジック トポロジの基礎を形成します。
以前の Intel C610 チップセットとの基本的な違いは、従来の DMI バスとともに PCIe リンクを使用することにより、プロセッサと PCH チップに含まれる周辺機器の間の通信チャネルが拡張されたことです。
インテル ルイスバーグ サウス ブリッジのイノベーションを詳しく見てみましょう。どのような進化的かつ革新的なアプローチにより、プロセッサーとの通信能力が拡張されたのでしょうか?
CPU-PCH通信の進化的変化
進化的なアプローチの一環として、CPU とサウス ブリッジ間の主な通信チャネルである DMI (ダイレクト メディア インターフェイス) バスは、4 GT/S のパフォーマンスを持つ PCIe x3 Gen8.0 モードのサポートを受けました。 以前の Intel C610 PCH では、プロセッサとシステム ロジック間の通信は、4 GT/S 帯域幅の PCIe x2 Gen 5.0 モードで実行されていました。
Intel C610 と C620 のシステム ロジック機能の比較
このサブシステムは、通常 GPU と NVMe ドライブの接続に使用されるプロセッサーの内蔵 PCIe ポートよりもはるかに保守的であることに注意してください。PCIe 3.0 は長期間使用されており、PCI Express Gen4 への移行が計画されています。
CPU-PCH通信の革命的な変化
革新的な変更には、追加アップリンクと呼ばれる新しい PCIe CPU-PCH 通信チャネルの追加が含まれます。 物理的には、これらは PCIe x8 Gen3 および PCIe x16 Gen3 モード (どちらも 8.0 GT/S) で動作する XNUMX つの PCI Express ポートです。
CPU とインテル C620 PCH 間のやり取りには、DMI ポートと 3 つの PCI Express ポートの XNUMX つのバスが使用されます。
Intel C620 で既存の通信トポロジーを見直す必要があったのはなぜですか? まず、RDMA 機能を備えた最大 4 つの 10GbE ネットワーク コントローラーを PCH に統合できます。 次に、圧縮と暗号化のハードウェア サポートを提供する、より高速な新世代のインテル QuickAssist テクノロジー (QAT) コプロセッサーは、ネットワーク トラフィックの暗号化とストレージ サブシステムとの交換を担当します。 そして最後に、「イノベーションのエンジン」です。 、OEM のみが利用できます。
Масзтабируемость и гибкость
重要な特性は、PCH 接続トポロジだけでなく、中央プロセッサ (プロセッサ) との高速通信チャネルへのアクセスにおけるチップの内部リソースの優先順位もオプションで選択できることです。 また、特殊な EPO (EndPoint Only Mode) では、10 GbE リソースと Intel QAT を備えた通常の PCI Express デバイスの状態で PCH 接続が行われます。 同時に、クラシック DMI インターフェイスと、図の黒色で示されている多くのレガシー サブシステムが無効になります。
Intel C620 PCH チップの内部アーキテクチャ
理論的には、これによりシステム内で複数のインテル C620 PCH チップを使用し、10 GbE とインテル QAT 機能を拡張してパフォーマンス要件を満たすことが可能になります。 同時に、XNUMX つのコピーでのみ必要なレガシー機能は、インストールされている PCH チップの XNUMX つでのみ有効にできます。
したがって、設計における最終的な決定権はプラットフォーム開発者に属し、各特定の製品の位置付けに応じて技術的要素とマーケティング的要素の両方に基づいて行動します。
出所： habr.com