ご存知のとおり、3 nm プロセス技術への移行には、新しいトランジスタ アーキテクチャへの移行が伴います。たとえば、Samsung の用語では、これらは MBCFET (マルチ ブリッジ チャネル FET) トランジスタになります。このトランジスタ チャネルは、ナノページの形で互いに上下に配置され、四方をゲートで囲まれた複数のチャネルのように見えます (詳細はこちら) 、 見る ).
ベルギーのセンター Imec の開発者によると、これは進歩的ではあるが、理想的ではない、垂直 FinFET ゲートを使用したトランジスタ構造です。要素スケールが 3 nm 未満の技術プロセスに最適 、ベルギー人によって提案されました。
imec は分割ページまたはフォークシートを備えたトランジスタを開発しました。これらはトランジスタ チャネルと同じ垂直ナノページですが、垂直誘電体によって分離されています。誘電体の一方の側には n チャネルのトランジスタが作成され、もう一方の側には p チャネルのトランジスタが作成されます。そして、それらの両方は、垂直リブの形の共通のシャッターによって囲まれています。
導電率の異なるトランジスタ間のオンチップ距離を短縮することは、さらなるプロセスの縮小に向けたもう 20 つの大きな課題です。 TCAD シミュレーションにより、スプリットページ トランジスタによりダイ面積が 4,3% 削減されることが確認されました。一般に、新しいトランジスタ アーキテクチャにより、標準ロジック セルの高さは XNUMX トラックに削減されます。セルはより単純になり、これはSRAMメモリセルの製造にも当てはまります。
ナノページ トランジスタからスプリット ナノページ トランジスタに単純に移行すると、消費量を維持しながらパフォーマンスが 10% 向上するか、パフォーマンスを向上させることなく消費量が 24% 削減されます。 2nm プロセスのシミュレーションでは、分離されたナノページを使用した SRAM セルは、最大 30 nm の p 接合と n 接合の間隔で合計面積の削減と最大 8% の性能向上が得られることが示されました。
出所： 3dnews.ru