RISC-V命令セットアーキテクチャに基づき、OpenCL APIとSIMT（単一命令複数スレッド）実行モデルを用いた並列コンピューティング向けに設計されたオープンソースGPGPUであるVortex 3.0プロジェクトが公開されました。このプロジェクトは、3Dグラフィックスの研究や新しいGPUアーキテクチャの開発にも活用できます。回路図、Verilogによるハードウェアブロック記述、シミュレータ、ドライバ、および付属の設計ドキュメントは、Apache 2.0ライセンスの下で配布されます。
GPGPUは、標準のRISC-V ISAをベースに、GPU機能とスレッド管理をサポートする追加命令を追加して拡張されています。RISC-V命令セットアーキテクチャへの変更は最小限に抑えられ、可能な限り既存のベクトル命令が使用されます。追加命令には、テクスチャ処理を高速化する「tex」、ラスタライズ制御用のvx_rast、フラグメント、深度、透明度処理用のvx_rop、乗算加算演算用のvx_imadd、SIMDエンジンによって並列実行されるスレッドグループ（ウェーブフロント）をアクティブ化するvx_wspawn、vx_split、vx_join、vx_tmc、vx_barなどがあります。
開発中のGPGPUは、32ビットおよび64ビットのRISC-V RV32IMFおよびRV64IMAFD命令セットアーキテクチャをサポートし、オプションで共有メモリ、L1、L2、L3キャッシュ、および構成可能な数のコア、ワープ、スレッドを含めることができます。各コアには、構成可能な数のALU、FPU、LSU、SFUを含めることもできます。プロトタイプ作成にはXilinxおよびAlteraのFPGAを使用でき、チップシミュレーションにはVerilator（Verilogシミュレータ）、RTSIM（RTLシミュレーション）、およびSimX（ソフトウェアシミュレーション）を使用できます。
アプリケーション開発向けに、Vortexに対応したPoCL（OpenCLコンパイラおよびランタイム）、LLVM/Clang、GCC、およびBinutilsを含むツールキットが提供されています。このプロジェクトはOpenCL 1.2仕様をサポートし、シェーダーの中間表現であるSPIR-VをOpenCLに変換することでサポートを実装しています。
Vortex 3.0の変更点は以下のとおりです。
- ラスタライズ、テクスチャマッピング、出力マージ（OM）用のブロックを含むハードウェアグラフィックススタックが追加されました。実装されたグラフィックススタックとソフトウェアラスタライザーlavapipeをベースに、Mesa用のVulkanドライバvortexpipeが開発されました。
- 機械学習モデルの実行を高速化するために設計されたTensor Coreの機能が拡張され、重み行列を圧縮するための構造的スパース性のサポートが実装されました。
- 非同期モードでの行列乗算のために、WGMMA（ワープグループレベル行列乗算）演算が実装されました。
- グローバルメモリからローカルメモリへのデータ転送を高速化するために、DXA（データ転送アクセラレーション）エンジンを追加しました。
- コマンドプロセッサ（CP）と演算コアのハードウェアスケジューラ（KMU - カーネル管理ユニット）に基づいた新しいアーキテクチャが実装され、演算スレッドをチップ側にディスパッチすることが可能になった。
- 非ブロッキングモードで動作し、非同期的に実行されるハードウェアコマンドに変換する抽象化を提供する新しいランタイムライブラリが提案されています。キュー、イベント、モジュール、および到着/待機/イベントのセマンティクスを持つ非同期バリアに基づく同期がサポートされています。
- RISC-V短縮命令（RVC）のサポートを追加しました。
- アトミック操作（ハードウェアアトミック）のためのハードウェアサポートが実装されました。
- FPUは完全に再設計され、新しい乗算器（ウォレスツリー、折り畳み基数）および加算器（コッゲストーン）ブロックが導入されました。
- メモリ管理ユニット（MMU）に基づいた仮想メモリスタックを追加し、32ビットSV32仮想アドレス指定アーキテクチャをサポートしました。
- 条件付き演算の実装を含むRISC-V Zicond拡張機能のサポート。
- クロックゲーティング機能を統合。
- HIP（Heterogeneous Interface for Portability）言語のサポートは、HIPをSPIR-Vに変換するchipStarフレームワークを通じて実装されています。
- GEM5シミュレータとの完全な統合が実現され、TLM（トランザクションレベルモデリング）アーキテクチャ上のSimXシミュレータのサポートが追加されました。
- チップ製造用のロジック合成ツールキットであるSynopsysおよびYosysのサポートを追加したほか、ASAP7（7nm）、SAED14（14nm）、およびNanGate（15nm）の標準エレメントライブラリの使用をサポートしました。
- リファレンスツールチェーンがLLVM 20およびPOCL 7.0に更新されました。
出所： オープンネット.ru
