現在のサムスン電子 半導体製造の技術プロセスの開発計画について。 同社は、特許取得済みの MBCFET トランジスタに基づく実験用 3nm チップのデジタル プロジェクトの作成が現在の主な成果であると考えています。 これらは、垂直 FET ゲート内に複数の水平ナノページ チャネルを備えたトランジスタ (マルチブリッジ チャネル FET) です。
IBM との提携の一環として、サムスンはチャネルがゲートで完全に囲まれたトランジスタを製造するための若干異なる技術 (GAA または Gate-All-Around) を開発しました。 チャネルはナノワイヤの形で薄く作られると考えられていました。 その後、サムスンはこの方式から脱却し、ナノページの形でチャネルを備えたトランジスタ構造の特許を取得した。 この構造により、ページ (チャネル) の数とページの幅の両方を操作することによって、トランジスタの特性を制御できます。 古典的な FET テクノロジーでは、このような操作は不可能です。 FinFET トランジスタの出力を高めるには、基板上の FET フィンの数を増やす必要があり、そのために面積が必要になります。 MBCFET トランジスタの特性は XNUMX つの物理ゲート内で変更でき、そのためにはチャネルの幅とチャネル数を設定する必要があります。
GAA プロセスを使用した生産用のプロトタイプ チップのデジタル設計 (テープアウト) が利用可能になったことにより、Samsung は MBCFET トランジスタの能力の限界を判断することができました。 これはまだコンピューターでモデリングされたデータであり、新しい技術プロセスは量産が開始されて初めて最終的に判断できることに留意する必要があります。 ただし、出発点はあります。 同社は、7nmプロセス（明らかに第一世代）からGAAプロセスへの移行により、ダイ面積が45％削減され、消費量が50％削減されると述べた。 消費を節約しなければ、生産性は 35% 向上します。 以前、サムスンは 3nm プロセスに移行するとコスト削減と生産性の向上が見られました。 カンマで区切られた。 どちらか一方であることが判明しました。
同社は、独立系チップ開発者やファブレス企業向けのパブリッククラウドプラットフォームの整備が、3nmプロセス技術の普及において重要なポイントと考えている。 サムスンは開発環境、プロジェクトの検証、運用サーバー上のライブラリを隠蔽しませんでした。 SAFE (Samsung Advanced Foundry Ecosystem Cloud) プラットフォームは、世界中の設計者が利用できるようになります。 SAFE クラウド プラットフォームは、アマゾン ウェブ サービス (AWS) や Microsoft Azure などの主要なパブリック クラウド サービスの参加によって作成されました。 Cadence と Synopsys の設計システムの開発者は、SAFE 内で設計ツールを提供しました。 これにより、Samsung プロセス向けの新しいソリューションの作成がより簡単かつ安価になることが期待されます。
Samsung の 3nm プロセス テクノロジに戻り、同社がチップ開発パッケージの最初のバージョンである 3nm GAE PDK バージョン 0.1 を発表したことを付け加えておきます。 その助けを借りて、今すぐ 3nm ソリューションの設計を開始することも、少なくともこの Samsung プロセスが普及したときに対応する準備をすることもできます。
サムスンは今後の計画を次のように発表しています。 今年下半期には6nmプロセスを用いたチップの量産が開始される予定だ。 同時に4nmプロセス技術の開発も完了する。 5nmプロセスを使用した最初のサムスン製品の開発は今秋に完了し、来年前半に生産が開始される予定だ。 また、サムスンは今年末までに、18FDSプロセス技術（FD-SOIウェーハ上で18nm）と1GビットeMRAMチップの開発を完了する予定だ。 7 nm から 3 nm のプロセス技術では、EUV スキャナの強度が増加し、あらゆるナノメートルが重要になります。 さらに下る途中では、あらゆるステップで戦いが行われます。
出所： 3dnews.ru