დეკემბერში IEDM 2019 კონფერენციაზე, TSMC დეტალურად ისაუბრებს 5 ნმ პროცესის ტექნოლოგიაზე

როგორც ვიცით, მიმდინარე წლის მარტში TSMC-მა 5 ნმ პროდუქციის საპილოტე წარმოება დაიწყო. ეს მოხდა ტაივანში Fab 18-ის ახალ ქარხანაში. სპეციალურად აშენებული 5 ნმ ხსნარების გამოშვებისთვის. მასობრივი წარმოება 5 ნმ N5 პროცესის გამოყენებით მოსალოდნელია 2020 წლის მეორე კვარტალში. იმავე წლის ბოლოსთვის დაიწყება ჩიპების წარმოება პროდუქტიული 5 ნმ პროცესის ტექნოლოგიაზე ან N5P (შესრულებით). პროტოტიპის ჩიპების ხელმისაწვდომობა TSMC-ს საშუალებას აძლევს შეაფასოს ახალი პროცესის ტექნოლოგიის საფუძველზე წარმოებული მომავალი ნახევარგამტარების შესაძლებლობები, რაზეც კომპანია დეტალურად ისაუბრებს დეკემბერში. მაგრამ თქვენ უკვე შეგიძლიათ გაიგოთ რაღაც დღეს TSMC-ის მიერ წარდგენილი რეფერატებიდან IEDM 2019-ზე პრეზენტაციისთვის.

დეტალების გარკვევამდე გავიხსენოთ რა ვიცით TSMC-ის წინა განცხადებებიდან. 7 ნმ პროცესთან შედარებით, ნათქვამია, რომ 5 ნმ ჩიპების წმინდა შესრულება გაიზრდება 15%-ით ან მოხმარება შემცირდება 30%-ით, თუ შესრულება იგივე დარჩება. N5P პროცესი დაამატებს კიდევ 7% პროდუქტიულობას ან 15% დაზოგავს მოხმარებას. ლოგიკური ელემენტების სიმკვრივე გაიზრდება 1,8-ჯერ. SRAM უჯრედის მასშტაბი შეიცვლება 0,75 ფაქტორით.

5 ნმ ჩიპების წარმოებაში EUV სკანერების გამოყენების მასშტაბი მიაღწევს სექსუალურ წარმოების დონეს. ტრანზისტორი არხის სტრუქტურა შეიცვლება, შესაძლოა გერმანიუმის გამოყენებით სილიკონთან ერთად ან მის ნაცვლად. ეს უზრუნველყოფს არხში ელექტრონების გაზრდილ მობილობას და დენების ზრდას. პროცესის ტექნოლოგია უზრუნველყოფს რამდენიმე საკონტროლო ძაბვის დონეს, რომელთაგან ყველაზე მაღალი უზრუნველყოფს მუშაობის 25%-იან ზრდას 7 ნმ პროცესის ტექნოლოგიასთან შედარებით. ტრანზისტორის კვების წყარო I/O ინტერფეისებისთვის იქნება 1,5 ვ-დან 1,2 ვ-მდე.

მეტალიზაციისა და კონტაქტებისთვის გამჭვირვალე ხვრელების დამზადებისას გამოყენებული იქნება კიდევ უფრო დაბალი წინააღმდეგობის მქონე მასალები. ულტრა მაღალი სიმკვრივის კონდენსატორები დამზადდება ლითონ-დიელექტრიკულ-ლითონის სქემით, რაც გაზრდის პროდუქტიულობას 4%-ით. ზოგადად, TSMC გადადის ახალი დაბალი K იზოლატორების გამოყენებაზე. ახალი „მშრალი“ პროცესი, Metal Reactive Ion Etching (RIE), გამოჩნდება სილიკონის ვაფლის დამუშავების წრეში, რომელიც ნაწილობრივ ჩაანაცვლებს დამასკოს ტრადიციულ პროცესს სპილენძის გამოყენებით (30 ნმ-ზე ნაკლები ლითონის კონტაქტებისთვის). ასევე, პირველად, გრაფენის ფენა გამოყენებული იქნება სპილენძის გამტარებსა და ნახევარგამტარებს შორის ბარიერის შესაქმნელად (ელექტრომიგრაციის თავიდან ასაცილებლად).

IEDM-ის დეკემბრის ანგარიშის დოკუმენტებიდან შეგვიძლია გავიგოთ, რომ 5 ნმ ჩიპების რამდენიმე პარამეტრი კიდევ უკეთესი იქნება. ამრიგად, ლოგიკური ელემენტების სიმკვრივე უფრო მაღალი იქნება და 1,84-ჯერ მიაღწევს. SRAM უჯრედი ასევე უფრო მცირე იქნება, 0,021 μm2 ფართობით. ექსპერიმენტული სილიკონის მუშაობაში ყველაფერი რიგზეა - მიღწეულია 15%-იანი ზრდა, ასევე მაღალი სიხშირეების გაყინვის შემთხვევაში მოხმარების შესაძლო 30%-იანი შემცირება.

ახალი პროცესი შესაძლებელს გახდის საკონტროლო ძაბვის შვიდი მნიშვნელობიდან არჩევანის გაკეთებას, რაც მრავალფეროვნებას შემატებს განვითარების პროცესს და პროდუქტებს, ხოლო EUV სკანერების გამოყენება აუცილებლად გაამარტივებს წარმოებას და გააძვირებს მას. TSMC-ის თანახმად, EUV სკანერებზე გადასვლა უზრუნველყოფს ხაზოვანი გარჩევადობის 0,73x გაუმჯობესებას 7 ნმ პროცესთან შედარებით. მაგალითად, პირველი ფენების ყველაზე კრიტიკული მეტალის ფენების წარმოებისთვის, ხუთი ჩვეულებრივი ნიღბის ნაცვლად, მხოლოდ ერთი EUV ნიღაბი იქნება საჭირო და, შესაბამისად, მხოლოდ ერთი წარმოების ციკლი ხუთის ნაცვლად. სხვათა შორის, ყურადღება მიაქციეთ, თუ რამდენად სუფთაა ელემენტები ჩიპზე EUV პროექციის გამოყენებისას. სილამაზე და ეს ყველაფერი.

წყარო: 3dnews.ru