Imec, 2nm 공정 기술에 이상적인 트랜지스터 공개

우리가 알고 있듯이 3nm 공정 기술로의 전환은 새로운 트랜지스터 아키텍처로의 전환을 동반할 것입니다. 예를 들어, 삼성 용어로 이는 MBCFET(Multi Bridge Channel FET) 트랜지스터로, 트랜지스터 채널은 모든 면이 게이트로 둘러싸인 나노페이지 형태로 서로 위에 위치한 여러 채널처럼 보입니다. , 보다 14월 XNUMX일자 뉴스 아카이브).

벨기에 센터 Imec의 개발자에 따르면 이는 수직 FinFET 게이트를 사용하는 진보적이지만 이상적이지는 않은 트랜지스터 구조입니다. 3 nm 미만의 요소 규모를 갖는 기술 프로세스에 이상적 다른 트랜지스터 구조, 벨기에 인이 제안한 것입니다.

Imec은 분할 페이지 또는 Forksheet를 갖춘 트랜지스터를 개발했습니다. 이는 트랜지스터 채널과 동일한 수직 나노페이지이지만 수직 유전체로 분리되어 있습니다. 유전체의 한 면에는 n채널을 갖는 트랜지스터가 생성되고, 다른 면에는 p채널을 갖는 트랜지스터가 생성됩니다. 그리고 둘 다 수직 리브 형태의 공통 셔터로 둘러싸여 있습니다.

전도성이 서로 다른 트랜지스터 간의 온칩 거리를 줄이는 것은 공정 축소를 위한 또 다른 주요 과제입니다. TCAD 시뮬레이션에서는 분할 페이지 트랜지스터가 다이 면적을 20% 감소시키는 것으로 확인되었습니다. 일반적으로 새로운 트랜지스터 아키텍처는 표준 로직 셀 높이를 4,3 트랙으로 줄입니다. 셀은 더욱 단순해질 것이며 이는 SRAM 메모리 셀 제조에도 적용됩니다.

나노페이지 트랜지스터에서 분할 나노페이지 트랜지스터로 간단히 전환하면 소비를 유지하면서 성능이 10% 증가하거나, 성능을 얻지 않고도 소비가 24% 감소합니다. 2nm 공정에 대한 시뮬레이션에서는 분리된 나노페이지를 사용하는 SRAM 셀이 최대 30nm의 p-접합 및 n-접합 간격으로 최대 8%의 결합 면적 감소 및 성능 향상을 제공할 수 있음을 보여주었습니다.

출처 : 3dnews.ru