RISC-V 아키텍처 기반 오픈소스 GPGPU Vortex 3.0이 공개되었습니다.

RISC-V 명령어 세트 아키텍처 기반의 오픈 소스 GPGPU인 Vortex 3.0 프로젝트가 공개되었습니다. 이 프로젝트는 OpenCL API와 SIMT(단일 명령어 다중 스레드) 실행 모델을 사용하여 병렬 컴퓨팅을 지원하도록 설계되었습니다. 3D 그래픽 연구 및 새로운 GPU 아키텍처 개발에도 활용될 수 있습니다. 회로도, Verilog로 작성된 하드웨어 블록 설명, 시뮬레이터, 드라이버 및 관련 설계 문서는 Apache 2.0 라이선스 하에 배포됩니다.

GPGPU는 표준 RISC-V ISA를 기반으로 하며, GPU 기능 및 스레드 관리를 지원하기 위한 추가 명령어로 확장되었습니다. RISC-V 명령어 세트 아키텍처 변경은 최소화되었으며, 가능한 한 기존 벡터 명령어를 사용했습니다. 추가 명령어에는 텍스처 처리 가속을 위한 "tex", 래스터화 제어를 위한 vx_rast, 프래그먼트, 깊이 및 투명도 처리를 위한 vx_rop, 곱셈 및 덧셈 연산을 위한 vx_imadd, 그리고 SIMD 엔진에서 병렬로 실행되는 스레드 그룹(웨이브프론트)을 활성화하는 vx_wspawn, vx_split, vx_join, vx_tmc, vx_bar 등이 있습니다.

개발 중인 GPGPU는 32비트 및 64비트 RISC-V RV32IMF 및 RV64IMAFD 명령어 세트 아키텍처를 지원하며, 선택적으로 공유 메모리, L1, L2, L3 캐시를 포함하고, 코어, 워프, 스레드 수를 구성할 수 있습니다. 각 코어는 또한 구성 가능한 수의 ALU, FPU, LSU, SFU를 포함할 수 있습니다. 프로토타이핑에는 Xilinx 및 Altera FPGA를 사용할 수 있으며, 칩 시뮬레이션에는 Verilator(Verilog 시뮬레이터), RTLSIM(RTL 시뮬레이션), SimX(소프트웨어 시뮬레이션)를 사용할 수 있습니다.

애플리케이션 개발을 위해 Vortex에 최적화된 PoCL(OpenCL 컴파일러 및 런타임), LLVM/Clang, GCC, Binutils를 포함하는 툴킷이 제공됩니다. 이 프로젝트는 OpenCL 1.2 사양을 지원하며, SPIR-V 셰이더 중간 표현을 OpenCL로 변환하여 지원합니다.

Vortex 3.0의 변경 사항은 다음과 같습니다.

• 하드웨어 그래픽 스택이 추가되었으며, 여기에는 래스터화, 텍스처 매핑 및 출력 병합(OM) 블록이 포함됩니다. 구현된 그래픽 스택과 lavapipe 소프트웨어 래스터라이저를 기반으로 Mesa용 Vulkan 드라이버인 vortexpipe가 개발되었습니다.
• 머신러닝 모델 실행 속도를 높이도록 설계된 텐서 코어의 기능이 확장되어 가중치 행렬 압축을 위한 구조적 희소성 지원이 구현되었습니다.
• WGMMA(워프그룹 수준 행렬 곱셈) 연산은 비동기 모드에서 행렬 곱셈을 위해 구현되었습니다.
• 글로벌 메모리에서 로컬 메모리로의 데이터 전송 속도를 높이기 위해 DXA(데이터 전송 가속) 엔진을 추가했습니다.
• 명령 처리기(CP)와 하드웨어 컴퓨팅 코어 스케줄러(KMU - 커널 관리 장치)를 기반으로 하는 새로운 아키텍처가 구현되었으며, 이를 통해 컴퓨팅 스레드를 칩 측으로 분배할 수 있습니다.
• 본 논문에서는 비차단 모드로 동작하며 비동기적으로 실행되는 하드웨어 명령으로 변환하는 추상화 기능을 제공하는 새로운 런타임 라이브러리를 제안합니다. 이 라이브러리는 도착/대기/이벤트 의미 체계를 갖는 비동기 장벽 기반의 큐, 이벤트, 모듈 및 동기화를 지원합니다.
• RISC-V 단축 명령어(RVC) 지원이 추가되었습니다.
• 원자 연산에 대한 하드웨어 지원(하드웨어 아토믹스)이 구현되었습니다.
• FPU는 완전히 재설계되었으며 새로운 곱셈기(월리스 트리, 폴디드 라딕스) 및 덧셈기(코게-스톤) 블록이 도입되었습니다.
• 32비트 SV32 가상 주소 지정 아키텍처를 지원하는 메모리 관리 장치(MMU) 기반의 가상 메모리 스택을 추가했습니다.
• 조건부 연산 구현을 포함한 RISC-V Zicond 확장 기능에 대한 지원.
• 통합 클록 게이팅.
• HIP(Heterogeneous Interface for Portability) 언어에 대한 지원은 HIP를 SPIR-V로 변환하는 chipStar 프레임워크를 통해 구현되었습니다.
• GEM5 시뮬레이터와의 완벽한 통합이 제공되었으며, TLM(Transaction-Level Modeling) 아키텍처의 SimX 시뮬레이터 지원이 추가되었습니다.
• 칩 제조용 로직 합성을 위한 Synopsys 및 Yosys 툴킷 지원이 추가되었으며, ASAP7(7nm), SAED14(14nm) 및 NanGate(15nm) 표준 소자 라이브러리 사용도 지원됩니다.
• 참조 툴체인이 LLVM 20 및 POCL 7.0으로 업데이트되었습니다.

출처 : opennet.ru