삼성에서는 모든 나노미터가 중요합니다. 7nm 이후에는 6nm, 5nm, 4nm 및 3nm 기술 프로세스가 있을 것입니다.

오늘도 삼성전자 보고 반도체 생산을 위한 기술 프로세스 개발 계획에 대해 설명합니다. 이 회사는 특허받은 MBCFET 트랜지스터를 기반으로 한 실험적인 3nm 칩의 디지털 프로젝트 생성을 현재의 주요 성과로 간주합니다. 이는 수직 FET 게이트(다중 브리지 채널 FET)에 여러 개의 수평 나노페이지 채널이 있는 트랜지스터입니다.

IBM과의 제휴의 일환으로 삼성은 채널이 게이트(GAA 또는 Gate-All-Around)로 완전히 둘러싸인 트랜지스터 생산을 위해 약간 다른 기술을 개발했습니다. 채널은 나노와이어 형태로 얇게 만들어져야 했다. 이후 삼성은 이 방식에서 벗어나 나노페이지 형태의 채널을 갖춘 트랜지스터 구조에 대한 특허를 취득했습니다. 이 구조를 사용하면 페이지 수(채널)를 조작하고 페이지 너비를 조정하여 트랜지스터의 특성을 제어할 수 있습니다. 기존 FET 기술의 경우 이러한 조작은 불가능합니다. FinFET 트랜지스터의 전력을 높이려면 기판의 FET 핀 수를 늘려야 하며, 이를 위해서는 면적이 필요합니다. MBCFET 트랜지스터의 특성은 하나의 물리적 게이트 내에서 변경될 수 있으며, 이를 위해서는 채널 너비와 개수를 설정해야 합니다.

GAA 프로세스를 사용하여 생산하기 위한 프로토타입 칩의 디지털 설계(테이핑)가 가능해짐에 따라 삼성은 MBCFET 트랜지스터 기능의 한계를 결정할 수 있었습니다. 이는 여전히 컴퓨터 모델링 데이터이며 새로운 기술 프로세스는 대량 생산이 시작된 후에만 최종적으로 판단될 수 있다는 점을 명심해야 합니다. 그러나 출발점이 있습니다. 회사는 7nm 공정(분명히 45세대)에서 GAA 공정으로 전환하면 다이 면적이 50% 감소하고 소비량이 35% 감소할 것이라고 밝혔습니다. 소비를 절약하지 않으면 생산성을 3%까지 높일 수 있습니다. 이전에 삼성은 XNUMXnm 공정으로 전환하면서 비용 절감과 생산성 향상을 경험했습니다. 나열된 쉼표로 구분. 그것은 둘 중 하나라는 것이 밝혀졌습니다.

회사는 독립 칩 개발자와 팹리스 기업을 위한 퍼블릭 클라우드 플랫폼 준비를 3나노 공정 기술 대중화의 중요한 포인트로 보고 있다. 삼성은 프로덕션 서버의 개발 환경, 프로젝트 검증 및 라이브러리를 숨기지 않았습니다. SAFE(Samsung Advanced Foundry Ecosystem Cloud) 플랫폼은 전 세계 디자이너들이 사용할 수 있습니다. SAFE 클라우드 플랫폼은 Amazon Web Services(AWS), Microsoft Azure 등 주요 퍼블릭 클라우드 서비스가 참여하여 탄생했습니다. Cadence와 Synopsys의 설계 시스템 개발자는 SAFE 내에서 설계 도구를 제공했습니다. 이를 통해 삼성 프로세스를 위한 새로운 솔루션을 더 쉽고 저렴하게 만들 수 있습니다.

삼성의 3nm 공정 기술로 돌아가서, 회사가 칩 개발 패키지의 첫 번째 버전인 3nm GAE PDK 버전 0.1을 발표했다고 덧붙여 보겠습니다. 도움을 받으면 지금 3nm 솔루션 설계를 시작할 수 있고, 적어도 삼성 프로세스가 널리 보급되면 이를 충족할 준비를 할 수 있습니다.

삼성전자는 향후 계획을 다음과 같이 발표한다. 올 하반기에는 6나노 공정을 적용한 칩 양산이 본격화될 예정이다. 동시에 4나노 공정 기술 개발도 완료된다. 5nm 공정을 적용한 첫 번째 삼성 제품 개발은 올 가을 완료되어 내년 상반기에 생산이 시작될 예정입니다. 또한 삼성전자는 올해 말까지 18FDS 공정 기술(FD-SOI 웨이퍼 기준 18nm)과 1Gbit eMRAM 칩 개발을 완료할 예정이다. 7nm에서 3nm까지의 공정 기술에서는 강도가 증가하는 EUV 스캐너를 사용하여 모든 나노미터를 중요하게 만듭니다. 더 내려가는 동안 모든 단계는 싸움으로 이루어집니다.

출처 : 3dnews.ru