TSMC는 2019월 IEDM 5 컨퍼런스에서 XNUMXnm 공정 기술에 대해 자세히 설명할 예정입니다.

아시다시피 올해 5월 TSMC는 18nm 제품의 파일럿 생산을 시작했습니다. 대만의 새로운 Fab XNUMX 공장에서 이런 일이 일어났습니다. 특별히 지어진 5nm 솔루션 출시를 위해 5nm N5 공정을 사용한 양산은 2020년 5분기로 예상됩니다. 같은 해 말까지 생산적인 5nm 공정 기술, 즉 NXNUMXP(성능)를 기반으로 한 칩 생산이 시작될 예정입니다. 프로토타입 칩의 가용성을 통해 TSMC는 새로운 공정 기술을 기반으로 생산되는 미래 반도체의 역량을 평가할 수 있으며, 이에 대해 회사는 XNUMX월에 자세히 논의할 것입니다. 하지만 당신은 이미 뭔가를 알아낼 수 있습니다 오늘 IEDM 2019에서 프레젠테이션을 위해 TSMC가 제출한 초록에서 발췌.

세부 사항을 명확히 하기 전에 TSMC의 이전 진술에서 우리가 알고 있는 내용을 기억해 보겠습니다. 7nm 공정에 비해 5nm 칩의 순 성능은 15% 증가하거나 성능이 동일하게 유지된다면 소비량은 30% 감소할 것이라고 합니다. N5P 프로세스는 생산성을 7% 더 높이거나 소비를 15% 절감해 줍니다. 논리소자의 밀도는 1,8배 증가합니다. SRAM 셀 규모는 0,75배로 변경됩니다.

5nm 칩 생산에서 EUV 스캐너 사용 규모는 성숙한 생산 수준에 도달할 것입니다. 트랜지스터 채널 구조는 실리콘과 함께 또는 실리콘 대신 게르마늄을 사용하여 변경될 수 있습니다. 이렇게 하면 채널에서 전자의 이동성이 증가하고 전류가 증가합니다. 프로세스 기술은 다양한 제어 전압 레벨을 제공하며, 그 중 가장 높은 수준은 25nm 프로세스 기술과 비교하여 7% 성능 향상을 제공합니다. I/O 인터페이스용 트랜지스터 전원 공급 장치의 범위는 1,5V ~ 1,2V입니다.

금속화 및 접점용 관통 구멍을 생산할 때 저항이 훨씬 더 낮은 재료가 사용됩니다. 초고밀도 커패시터는 금속-유전체-금속 회로를 이용해 제작해 생산성을 4% 높인다. 일반적으로 TSMC는 새로운 low-K 절연체 사용으로 전환합니다. 새로운 "건식" 프로세스인 RIE(금속 반응성 이온 에칭)가 실리콘 웨이퍼 처리 회로에 등장할 예정이며, 이는 구리를 사용하는 기존 다마스커스 프로세스(30nm보다 작은 금속 접점의 경우)를 부분적으로 대체할 것입니다. 또한 처음으로 그래핀 층을 사용하여 구리 전도체와 반도체 사이에 장벽을 생성합니다(전자 이동을 방지하기 위해).

IEDM의 5월 보고서 문서에서 우리는 1,84nm 칩의 여러 매개변수가 훨씬 더 좋아질 것이라는 점을 알 수 있습니다. 따라서 논리 요소의 밀도는 더 높아져 0,021배에 도달합니다. SRAM 셀도 2μm15의 면적으로 더 작습니다. 모든 것은 실험용 실리콘의 성능과 일치합니다. 30% 증가가 얻어졌으며 고주파수 동결의 경우 소비가 XNUMX% 감소할 수 있습니다.

새로운 프로세스 기술을 통해 0,73가지 제어 전압 값 중에서 선택할 수 있게 되어 개발 프로세스와 제품에 다양성이 추가될 것이며, EUV 스캐너를 사용하면 생산이 확실히 단순화되고 가격이 저렴해집니다. TSMC에 따르면 EUV 스캐너로 전환하면 7nm 공정에 비해 선형 해상도가 XNUMX배 향상됩니다. 예를 들어, 첫 번째 레이어의 가장 중요한 금속화 레이어를 생산하려면 XNUMX개의 기존 마스크 대신 단 하나의 EUV 마스크만 필요하므로 XNUMX개가 아닌 단 한 번의 생산 주기만 필요합니다. 그런데 EUV 프로젝션을 사용할 때 칩의 요소가 얼마나 깔끔한지 주목하세요. 아름다움, 그게 전부입니다.

출처 : 3dnews.ru