Intel singula duarum novarum vulnerabilitatum in CPU Intel a effusionibus datorum celarii L1D causatarum (, L1DES — L1D Ejectionis Sampling) et registra vectoria (, VRS — Vector Register Sampling). Vulnerabilitates ad classem pertinent (Exemplatio Datorum Microarchitecturalium) et in applicatione methodorum analysis canalium lateralium ad data in structuris microarchitecturalibus nituntur. AMD, ARM, et alii processores his difficultatibus non obnoxii sunt.
Maximum periculum a vulnerabilitate L1DES oritur, quae... Accumulatio fragmentorum datorum reconditorum (linearum celatarum) e celata primi gradus (L1D) in memoria intermedia impletionis eiectarum, quae hoc tempore vacua esse debet. Methodi analysis canalium lateralium antea in incursionibus propositae adhiberi possunt ad data in memoria intermedia impletionis inclusa identificanda. (Exemplatio Datorum Microarchitecturalium) et (Intermissio Asynchrona Transactionis). Essentia tutelae antea implementatae ab
MDS et TAA ambo aptae sunt ad purgandas memorias intermedias microarchitecturales ante mutationem contextus, sed evenit ut sub quibusdam condicionibus data speculative in memorias intermedias post operationem purgationis effundantur, ergo MDS et TAA applicabiles manent.
Propterea, aggressor determinare potest utrum data e memoria celata primi gradus eiecta mutata sint per exsecutionem applicationis quae antea nucleum CPU praesentem occupabat, an applicationes simul in aliis filis logicis (hyperthread) in eodem nucleo CPU currentes (HyperThreading inactivando vim impetus negatur). Dissimilis impetu... L1DES selectionem inscriptionum physicarum specificarum ad inspiciendum non permittit, sed permittit passivam observationem actionis in aliis filis logicis ad valores in memoriam onerandos vel conservandos pertinentibus.
Innixi L1DES, variae turmae investigationis plures variantes impetus excogitaverunt quae potentia extractionem informationum sensibilium ex aliis processibus, systemate operativo, machinis virtualibus, et enclavibus tutis SGX permittunt.
- Turma VUSec Methodus impetus RIDL pro vulnerabilitate L1DES. Praesto. ..., quae etiam methodum tutelae MDS ab Intel propositam praetermittit, quae innititur instructionis VERW ad purganda contenta memoriarum intermediarum microarchitecturalium cum a nucleo ad spatium usoris revertitur vel cum imperium ad systema hospitis transfertur (investigatores initio contendebant VERW (purgationem memoriarum intermediarum microarchitecturalium) non sufficere ad tutelam et purgationem plenam memoriae celatae L1 requiri ad singulas mutationes contextus).
- bigas mea renovata habita ratione vulnerabilitatis L1DES.
- Investigatores ex Universitate Michiganensi suam propriam methodum impetus excogitaverunt. (), quod permittit extrahere informationes secretas e nucleo systematis operandi, machinis virtualibus, et enclavibus tutis SGX. Methodus innititur... cum mechanismo TSX Asynchronous Abort (TAA) ad determinanda contenta memoriae intermediae impletionis post effusionem datorum e cella memoriae L1D.
Altera vulnerabilitas est VRS (Vector Register Sampling) Effusio in memoriam intermediam (vel "buffer") eventuum operationum lectionis ex registris vectoribus modificatis per executionem instructionum vectorium (SSE, AVX, AVX-512) in eodem nucleo CPU. Effusio fit sub condicionibus relative raris et causatur ab operatione speculativa quae efficit ut status registrorum vectorium in memoria intermedia reflectatur, differatur et perficiatur postquam memoria intermedia purgata est, potius quam antea. Similiter vulnerabilitati L1DES, contenta memoriae intermediae deinde determinari possunt per impetus MDS et TAA.
Investigatores ex grege VUSec , quod permittit determinare valores registrorum vectoriorum obtentos ex calculationibus in alio filo logico eiusdem nuclei CPU. Intel Vulnerabilitas VRS nimis complexa habebatur ad oppugnandam in condicionibus realibus et a CVSS infimo gradu gravitatis (2.8) aestimata est.
Informationes de his difficultatibus mense Maio anni 2019 ad Intel relatae sunt a turma Zombieload ex Universitate Technica Gracensi (Austria) et a turma VUSec ex Universitate Vrije Amstelodami. Postea, post analysin aliorum vectorum impetus MDS, vulnerabilitates a pluribus aliis investigatoribus confirmatae sunt. Informationes de difficultatibus L1DES et VRS in relatione MDS initiali non inclusae sunt propter defectum emendationis. Emendatio adhuc non praesto est, sed tempus conventum ad non divulgandum exspiravit.
Ut solutio alternativa, commendatur HyperThreading inactivare. Ad vulnerabilitatem in parte nuclei obstruendam, commendatur cellam L1 in omni mutatione contextus purgare (MSR bit MSR_IA32_FLUSH_CMD) et extensionem TSX inactivare (MSR bits MSR_IA32_TSX_CTRL et MSR_TSX_FORCE_ABORT).
Intel renovationem microcodicis emittet quae mechanismos ad difficultates proximo tempore prohibendas implementat. Intel etiam notat applicationem methodorum tutelae contra impetus anno 2018 propositarum. (Vitium Terminalis L1) permittit impedire exploitationem vulnerabilitatis L1DES ex ambitu virtuali. Impetus Processores Intel Core, a sexta generatione incipientes (Sky, Kaby, Coffee, Whiskey, Amber Lake, etc.), necnon nonnulla exempla Intel Xeon et Xeon Scalable.
Accedit, notari potest , permittens usum methodorum impetus ad determinandum contenta fragmenti tesserae principalis ex /etc/shadow per conatus authenticationis periodicos. Si vulnerabilitas initialiter proposita fragmentum tesserae principalis determinaret... , et postquam fissuram (leak) applicavit durante operatione mechanismi interruptionis asynchronae (TAA, TSX Asynchronous Abort), similem operationem perfecit in , deinde nova versio impetum intra quattuor secundas facit.
Source: opennet.ru
