Ut scis, curator interfacii PCI Express, coetus interindustrialis PCI-SIG, festinat ut longo pignore post schedulam conficere in ad mercaturam novam versionis PCI Express bus adhibitis specificationibus versionis 5.0. Ultima versio Plu 5.0 specificationis approbata est atque in mercatu novo anni machinis cum subsidiis renovatis appareret. Monemus te, comparata Plu 4.0, translationem celeritatem per Plu 5.0 lineam duplicem fore ad 32 gigatransactiones per secundam (32 GT/s).
Specificationes sunt specificationes, sed ad exsecutionem novi instrumenti, operando silicones et caudices ad licentiae tertiae factionis moderatoris tincidunt. Una harum decisionum heri et hodie in colloquio Taipei societates Astera Labs, Synopsys et Intel. Asseritur hanc esse primam solutionem comprehensivam quae plene est ad exsequendum in productione ac licentiae parata.
suggestum in Taiwan exhibitum utitur chip prae-productionis Intel, Synopsys DesignWare moderatoris et Plu 5.0 corporis iacum societatis, quae sub licentia mercari potest, sicut retimers ab Astera Labs. Retimers astulae sunt quae integritatem pulsus horologii restituunt coram impedimento vel in eventu signum infirmi.
Ut existimare potes, cum celeritas transmissionis datae in unam lineam augetur, signum integritatis decrescere tendit sicut lineae communicationis longiores. Exempli gratia, secundum determinationes lineae PCIe 4.0, range transmissio absque usu connexionum in linea est tantum 30 cm. Ad lineam Plu 5.0, haec distantia etiam brevior erit et etiam in tali distantia comprehendi necesse est. retimers in circuitu moderatoris. Astera Labs ad retimers evolvendos curavit, qui tum in Plu 4.0 interfacii et in Plu 5.0 interfaciei parte operari possunt, quod in colloquio demonstratum est.
Source: 3dnews.ru