Consilium VeriGPU destinatur ad creandum apertum GPU in lingua Verilog elaboratum ad systemata electronic describenda et describenda. Initio, consilium augetur utens Verilog simulator, sed semel peracta adhiberi potest ad productionem realium astularum. Progressiones exertus sub licentia MIT distribuuntur.
VeriGPU collocatur ut processus specificae applicationis (ASIC) optimized ad calculas accelerandas ad systemata discendi apparatus. Consilia convenientiam cum PyTorch includunt alta machina discendi compage et facultatem applicationes explicandi pro VeriGPU utendi HIP (Heterogeneo-Compute Interface) API. In posterum auxilium aliis APIs addere potest, ut SYCL et NVIDIA CUDA.
GPU e RISC-V instituto evolvit, sed inde architectura interna institutionis GPU cum RISC-V ISA aegre compatitur, cum in condicionibus in quibus consilium GPU in RISC-V repraesentatio non convenit, est non intendebat compatibilitate ponere RISC-V. Explicatio sumitur ex facultatibus quae ad machinae systemata discendi requiruntur, ut reducere magnitudinem et implicationem matricis chippis, tantum BF16 punctum fluitantis forma utitur et solum punctum fluitantis operationes ad apparatus eruditionis requisitae, ut exp, log; tanh et sqrt, praesto sunt.
Inter partes iam in promptu sunt GPU moderatoris, APU (Acceleratus Processus Unitarum) pro integris operationibus ("+", -", /,,", "*), et unitas punctorum operationum ("+," natantis. "*") et scandalum ramosum. Ad applicationes creandas, congregatorem praebet et subsidium ad C++ codicem LLVM componendum praebet. Inter facultates propositas, instructionum exsecutio parallelarum, notitiarum et instructionis memoria ac custodia, ac SIMT (Singula instructio multiplex filum) operationes illustrant.
Source: opennet.ru