An der Architektur vun x86 Plattformen sinn zwee Trends entstanen, déi sech ergänzen. Laut enger Versioun, musse mir Richtung Integratioun vun Informatik a Kontroll Ressourcen an engem Chip plënneren. Déi zweet Approche fördert Verdeelung vu Verantwortung: de Prozessor ass mat engem High-Performance-Bus ausgestatt, deen e periphere skalierbare Ökosystem bildt. Et ass d'Basis vun der Intel C620 System Logik Topologie fir héich-Niveau Plattformen.
De fundamentalen Ënnerscheed vum fréiere Intel C610 Chipsatz ass d'Expansioun vum Kommunikatiounskanal tëscht dem Prozessor an de Peripheriegeräter, déi am PCH Chip abegraff sinn, duerch d'Benotzung vu PCIe Linken zesumme mam traditionellen DMI Bus.
Loosst eis e méi no kucken op d'Innovatiounen vun der Intel Lewisburg Südbréck: wéi eng evolutiv a revolutionär Approche hunn hir Kräfte bei der Kommunikatioun mat Prozessoren erweidert?
Evolutionär Ännerungen an der CPU-PCH Kommunikatioun
Als Deel vun der evolutiver Approche krut den Haaptkommunikatiounskanal tëscht der CPU an der Südbréck, deen den DMI (Direct Media Interface) Bus ass, Ënnerstëtzung fir den PCIe x4 Gen3 Modus mat enger Leeschtung vun 8.0 GT / S. Virdrun, am Intel C610 PCH, Kommunikatioun tëscht Prozessor an System Logik war am PCIe x4 Gen 2 Modus op 5.0 GT / S bandwidth duerchgefouert.
Verglach vun System Logik Funktionalitéit vun Intel C610 an C620
Bedenkt datt dëst Subsystem vill méi konservativ ass wéi déi agebaute PCIe Ports vum Prozessor, normalerweis benotzt fir GPUs an NVMe Drive ze verbannen, wou PCIe 3.0 fir eng laang Zäit benotzt gouf an den Iwwergank op PCI Express Gen4 geplangt ass.
Revolutionär Ännerungen an der CPU-PCH Kommunikatioun
Revolutionär Ännerungen enthalen d'Zousatz vun neie PCIe CPU-PCH Kommunikatiounskanäl, genannt Zousätzlech Uplinks. Kierperlech sinn dës zwee PCI Express Ports déi an de PCIe x8 Gen3 an PCIe x16 Gen3 Modi operéieren, béid 8.0 GT / S.
Fir Interaktioun tëscht der CPU an Intel C620 PCH ginn 3 Bussen benotzt: DMI an zwee PCI Express Ports
Firwat war et néideg déi existent Kommunikatiounstopologie mam Intel C620 ze iwwerschaffen? Als éischt kënnen bis zu 4x 10GbE Netzwierkcontroller mat RDMA Funktionalitéit an de PCH integréiert ginn. Zweetens, déi nei a méi séier Generatioun vun Intel QuickAssist Technology (QAT) Koprozessoren, déi Hardware-Ënnerstëtzung fir Kompressioun a Verschlësselung ubidden, si verantwortlech fir d'Verschlësselung vum Netzverkéier an Austausch mam Späichersubsystem. A schliisslech, de "Motor vun der Innovatioun" - , déi nëmme fir OEMs verfügbar sinn.
Skalierbarkeet a Flexibilitéit
Eng wichteg Eegeschaft ass d'Fäegkeet fir optional net nëmmen d'PCH Verbindungstopologie ze wielen, awer och d'Prioritéite vun den internen Ressourcen vum Chip am Zougang zu High-Speed-Kommunikatiounskanäl mat dem Zentralprozessor (Prozessoren). Zousätzlech, am speziellen EPO (EndPoint Only Mode) gëtt d'PCH Verbindung am Status vun engem normale PCI Express Apparat mat 10 GbE Ressourcen an Intel QAT duerchgefouert. Zur selwechter Zäit sinn déi klassesch DMI-Interface, wéi och eng Rei Legacy-Subsystemer, déi am Diagramm schwaarz ugewise ginn, behënnert.
Intern Architektur vum Intel C620 PCH Chip
An der Theorie mécht dëst et méiglech méi wéi ee Intel C620 PCH Chip an engem System ze benotzen, Skala 10 GbE an Intel QAT Funktionalitéit fir Leeschtung Ufuerderunge treffen. Zur selwechter Zäit kënnen Legacy Funktiounen, déi nëmmen an enger eenzeger Kopie gebraucht ginn, nëmmen op engem vun den installéierten PCH Chips ageschalt ginn.
Also, d'Finale soen am Design wäert zu der Plattform Entwéckler gehéieren, handele op der Basis vun souwuel technologesch a Marketing Faktoren am Aklang mat der Positionéierung vun all spezifesche Produit.
Source: will.com