Wéi mir wëssen, gëtt den Iwwergank zu enger 3 nm Prozesstechnologie vun engem Iwwergang op eng nei Transistorarchitektur begleet. Am Samsung Begrëffer, zum Beispill, wäerten dëst MBCFET (Multi Bridge Channel FET) Transistoren sinn, an deenen den Transistorkanal ausgesäit wéi verschidde Kanäl, déi iwwerenee plazéiert sinn a Form vun Nanopages, op alle Säiten vun engem Paart ëmginn (fir méi Detailer , gesinn ).
Laut Entwéckler vum belsche Centre Imec ass dëst eng progressiv, awer net ideal Transistorstruktur déi vertikal FinFET Paarte benotzt. Ideal fir technologesch Prozesser mat Element Skala manner wéi 3 nm , déi vun de Belsch proposéiert gouf.
Imec huet en Transistor mat gesplécktem Säiten oder Forksheet entwéckelt. Dëst sinn déiselwecht vertikal Nanopages wéi Transistorkanäl, awer getrennt vun engem vertikalen Dielektrik. Op enger Säit vum Dielektrik gëtt en Transistor mat engem n-Kanal erstallt, op där anerer mat engem p-Kanal. A béid si vun engem gemeinsame Shutter an der Form vun enger vertikaler Ripp ëmginn.
D'Reduktioun vun der On-Chip Distanz tëscht Transistoren mat verschiddene Konduktivitéiten ass eng aner grouss Erausfuerderung fir weider Prozesserofskaléierung. TCAD Simulatioune bestätegt datt de Split-Säit Transistor eng 20 Prozent Reduktioun am Stierfberäich ubitt. Am Allgemengen, wäert déi nei Transistor Architektur der Norm Logik Zell Héicht reduzéieren ze 4,3 Bunnen. D'Zelle wäert méi einfach ginn, wat och fir d'Fabrikatioun vun der SRAM Erënnerung Zell gëllt.
En einfachen Iwwergang vun engem Nanopage-Transistor op e gesplécktem Nanopage-Transistor wäert eng 10% Erhéijung vun der Leeschtung wärend de Verbrauch behalen, oder eng 24% Reduktioun vum Konsum ouni Leeschtung ze gewannen. Simulatioune fir den 2nm Prozess weisen datt eng SRAM Zelle mat getrennten Nanopages eng kombinéiert Gebittreduktioun a Leeschtungsverbesserung vu bis zu 30% mat p- an n-Kräizungsabstand bis zu 8 nm ubidden.
Source: 3dnews.ru