Wéi Dir wësst, ass de Curator vun der PCI Express Interface, déi interindustriell Grupp PCI-SIG, presséiert fir déi laang Lag hannert dem Zäitplang ze kompenséieren fir eng nei Versioun vum PCI Express Bus op de Maart ze bréngen mat Spezifikatioune Versioun 5.0. Déi lescht Versioun vun de PCIe 5.0 Spezifikatioune gouf vun dësem guttgeheescht , an am neie Joer sollen Apparater mat Ënnerstëtzung fir den aktualiséierten Bus um Maart erscheinen. Loosst eis Iech drun erënneren datt, am Verglach zum PCIe 4.0, d'Transfergeschwindegkeet laanscht d'PCIe 5.0 Linn verduebelt op 32 Gigatransaktiounen pro Sekonn (32 GT / s).
Spezifikatioune sinn Spezifikatioune, awer fir d'praktesch Ëmsetzung vun der neier Interface, schaffen Silizium a Blöcke sinn néideg fir Lizenz un Drëtt Partei Controller Entwéckler. Eng vun dësen Entscheedungen gëschter an haut op enger Konferenz zu Taipei Firmen Astera Labs, Synopsys an Intel. Et gëtt behaapt datt dëst déi éischt ëmfaassend Léisung ass, déi komplett prett ass fir d'Ëmsetzung an der Produktioun a fir d'Lizenzen.
D'Plattform, déi an Taiwan gewise gëtt, benotzt den Intel Pre-Produktioun Chip, Synopsys DesignWare Controller an d'Firma PCIe 5.0 kierperlech Layer, déi ënner Lizenz kaaft ka ginn, souwéi Retimeren vun Astera Labs. Retimere sinn Chips déi d'Integritéit vun de Auerimpulser restauréieren an der Präsenz vun Interferenz oder am Fall vun engem schwaache Signal.
Wéi Dir Iech virstellen kann, wéi d'Geschwindegkeet vun der Dateniwwerdroung op enger Linn eropgeet, tendéiert d'Signalintegritéit op Null wéi d'Kommunikatiounslinnen verlängeren. Zum Beispill, no de Spezifikatioune fir d'PCIe 4.0 Linn, ass d'Transmissiounsberäich ouni Stecker op der Linn nëmmen 30 cm. retimers am Controller Circuit. Astera Labs hunn et fäerdeg bruecht Retimeren z'entwéckelen déi souwuel an der PCIe 5.0 Interface an als Deel vun der PCIe 4.0 Interface funktionéiere kënnen, déi op der Konferenz demonstréiert gouf.
Source: 3dnews.ru