Kaip žinome, perėjus prie 3 nm proceso technologijos bus pereinama prie naujos tranzistorių architektūros. Pavyzdžiui, Samsung terminais tai bus MBCFET (Multi Bridge Channel FET) tranzistoriai, kuriuose tranzistoriaus kanalas atrodys kaip keli kanalai, išsidėstę vienas virš kito nanopuslapių pavidalu, iš visų pusių apsupti vartais (daugiau informacijos , matyti ).
Pasak Belgijos centro „Imec“ kūrėjų, tai progresyvi, bet ne ideali tranzistorių struktūra, naudojanti vertikalius „FinFET“ vartus. Idealiai tinka technologiniams procesams, kurių elementų skalės mažesnės nei 3 nm , kurį pasiūlė belgai.
„Imec“ sukūrė tranzistorių su padalintais puslapiais arba „Forksheet“. Tai tie patys vertikalūs nanolapai kaip ir tranzistorių kanalai, bet atskirti vertikaliu dielektriku. Vienoje dielektriko pusėje sukuriamas tranzistorius su n kanalu, kitoje – su p kanalu. Ir abu juos supa bendra langinė vertikalios briaunos pavidalu.
Sumažinti atstumą tarp tranzistorių su skirtingu laidumu yra dar vienas didelis iššūkis tolesniam proceso mažinimui. TCAD modeliavimas patvirtino, kad suskaidyto puslapio tranzistorius sumažins štampavimo plotą 20 procentų. Apskritai naujoji tranzistoriaus architektūra sumažins standartinį loginių elementų aukštį iki 4,3 takelių. Ląstelė taps paprastesnė, o tai taip pat taikoma SRAM atminties elemento gamybai.
Paprastas perėjimas nuo nanopage tranzistoriaus prie skaidyto nanopage tranzistoriaus padidins našumą išlaikant suvartojimą arba sumažins suvartojimą 10 % nepadidinus našumo. 24 nm proceso modeliavimas parodė, kad SRAM ląstelė, naudojanti atskirtus nanopuslapius, sumažintų plotą ir pagerintų našumą iki 2%, kai p ir n jungties atstumas būtų iki 30 nm.
Šaltinis: 3dnews.ru