Kā zināms, pāreju uz 3 nm procesa tehnoloģiju pavadīs pāreja uz jaunu tranzistoru arhitektūru. Samsung izteiksmē, piemēram, tie būs MBCFET (Multi Bridge Channel FET) tranzistori, kuros tranzistora kanāls izskatīsies pēc vairākiem kanāliem, kas atrodas viens virs otra nanolapu veidā, ko no visām pusēm ieskauj vārti (sīkāk , skat ).
Pēc Beļģijas centra Imec izstrādātāju domām, šī ir progresīva, bet ne ideāla tranzistora struktūra, izmantojot vertikālos FinFET vārtus. Ideāli piemērots tehnoloģiskiem procesiem ar elementu skalām, kas mazākas par 3 nm , ko ierosināja beļģi.
Imec ir izstrādājis tranzistoru ar sadalītām lapām vai Forksheet. Tās ir tādas pašas vertikālās nanolapas kā tranzistora kanāli, bet atdalītas ar vertikālu dielektriķi. Dielektriķa vienā pusē tiek izveidots tranzistors ar n-kanālu, otrā - ar p-kanālu. Un tos abus ieskauj kopīgs slēģs vertikālas ribas formā.
Attāluma samazināšana mikroshēmā starp tranzistoriem ar dažādu vadītspēju ir vēl viens nozīmīgs izaicinājums turpmākai procesa samazināšanai. TCAD simulācijas apstiprināja, ka dalītās lapas tranzistors nodrošinās 20% samazinājumu die laukums. Kopumā jaunā tranzistoru arhitektūra samazinās standarta loģiskās šūnas augstumu līdz 4,3 celiņiem. Šūna kļūs vienkāršāka, kas attiecas arī uz SRAM atmiņas šūnas ražošanu.
Vienkārša pāreja no nanolapu tranzistora uz dalītu nanolapu tranzistoru nodrošinās veiktspējas pieaugumu par 10% ar tādu pašu patēriņu vai 24% patēriņa samazinājumu, nepalielinot veiktspēju. Simulācijas 2 nm procesam parādīja, ka SRAM šūna, kas izmanto atdalītas nanolapas, nodrošinātu apvienotu laukuma samazinājumu un veiktspējas uzlabošanos līdz 30% ar p- un n-krustojuma atstarpi līdz 8 nm.
Avots: 3dnews.ru