Ny tetikasa VeriGPU dia mikendry ny hamorona GPU misokatra novolavolaina tamin'ny famaritana ny rafitra elektronika Verilog sy ny fiteny modely. Tamin'ny voalohany, ny tetikasa dia novolavolaina tamin'ny fampiasana ny Verilog simulator, fa rehefa avy nitondra azy ho vonona, dia azo ampiasaina hamokarana chips tena izy. Ny fivoaran'ny tetikasa dia zaraina eo ambanin'ny lisansa MIT.
Ny VeriGPU dia napetraka ho toy ny Application Specific Processing Unit (ASIC) namboarina mba hanafainganana ny kajy mifandraika amin'ny rafitra fianarana milina. Ny drafitra dia milaza ny fanomezana mifanaraka amin'ny rafitra fianarana milina lalina PyTorch sy ny mety hisian'ny famolavolana rindranasa ho an'ny VeriGPU amin'ny fampiasana ny HIP (Heterogeneous-Compute Interface) API. Amin'ny ho avy, ny fanampiana ny fanohanana API hafa, toy ny SYCL sy NVIDIA CUDA, dia tsy voarara.
Mivoatra ny GPU mifototra amin'ny seta fampianarana RISC-V, fa ny rafitra anatiny ao amin'ny seta fampianarana GPU dia tsy mifanaraka amin'ny RISC-V ISA, satria amin'ny toe-javatra izay tsy mifanaraka amin'ny fanehoana RISC-V ny famolavolana ny GPU , tsy voapetraka ny andraikitry ny fitazonana mifanaraka amin'ny RISC-V. Ny fampandrosoana dia mifantoka amin'ny fahaiza-manao ilaina ho an'ny milina fianarana rafitra, noho izany, mba hampihenana ny habeny sy ny fahasarotan'ny chip matrix, ny BF16 mitsingevana endrika teboka ihany no ampiasaina, ary ny asa mitsingevana ihany no takiana amin'ny milina fianarana, toy ny exp, log, tanh ary sqrt, misy.
Amin'ireo singa efa misy, ny GPU controller, APU (Accelerated Processing Unit) ho an'ny asa integer ("+", "-", "/", "*"), sakana ho an'ny hetsika mitsingevana ("+", "*" ) ary vondrona sampana. Mba hamoronana rindranasa dia misy assembler sy fanohanana ny fanangonana kaody C++ mifototra amin'ny LLVM no atolotra. Amin'ireo endri-javatra nomanina, ny fanatanterahana ny toromarika mifanitsy, ny caching ny angon-drakitra sy ny fitadidiana fampianarana, ny fiasan'ny SIMT (Single instruction multiple thread).
Source: opennet.ru