Како што знаеме, транзицијата кон процесна технологија од 3 nm ќе биде придружена со транзиција кон нова архитектура на транзистор. Во термините на Samsung, на пример, тоа ќе бидат MBCFET (Multi Bridge Channel FET) транзистори, во кои каналот на транзистор ќе изгледа како неколку канали лоцирани еден над друг во форма на наностраници, опкружени од сите страни со порта (за повеќе детали , види ).
Според програмерите од белгискиот центар Imec, ова е прогресивна, но не и идеална структура на транзистор што користи вертикални порти FinFET. Идеален за технолошки процеси со размери на елементи помали од 3 nm , што беше предложено од Белгијците.
Imec разви транзистор со поделени страници или Forksheet. Тоа се истите вертикални наностраници како транзисториските канали, но разделени со вертикален диелектрик. На едната страна од диелектрикот, се создава транзистор со n-канал, од друга, со p-канал. И обајцата се опкружени со заедничка бленда во форма на вертикално ребро.
Намалувањето на растојанието на чипот помеѓу транзисторите со различна спроводливост е уште еден голем предизвик за понатамошно намалување на обемот на процесот. Симулациите на TCAD потврдија дека транзисторот со поделена страница ќе обезбеди намалување на површината на матрицата за 20 проценти. Генерално, новата архитектура на транзистор ќе ја намали стандардната висина на логичката ќелија на 4,3 траки. Ќелијата ќе стане поедноставна, што исто така важи и за производство на мемориската ќелија SRAM.
Едноставната транзиција од транзистор со нано страница во транзистор со поделена нано страница ќе обезбеди 10% зголемување на перформансите додека ја одржува потрошувачката, или 24% намалување на потрошувачката без да добие перформанси. Симулациите за процесот од 2 nm покажаа дека SRAM ќелија која користи одвоени наностраници ќе обезбеди комбинирано намалување на површината и подобрување на перформансите до 30% со растојание од p- и n-спој до 8 nm.
Извор: 3dnews.ru