Бидний мэдэж байгаагаар энэ оны 5-р сард TSMC 18 нм бүтээгдэхүүний туршилтын үйлдвэрлэлийг эхлүүлсэн. Энэ явдал Тайвань дахь шинэ Fab XNUMX үйлдвэрт болсон. 5 нм уусмалыг гаргахад зориулагдсан. 5 оны хоёрдугаар улиралд 5 нм N2020 процессыг ашиглан бөөнөөр үйлдвэрлэх төлөвтэй байна. Мөн оны эцэс гэхэд бүтээмжтэй 5 нм процессын технологи буюу N5P (гүйцэтгэл) дээр суурилсан чип үйлдвэрлэх ажлыг эхлүүлэх болно. Прототип чипүүд байгаа нь TSMC-д шинэ технологийн технологид үндэслэн үйлдвэрлэсэн ирээдүйн хагас дамжуулагчийн чадавхийг үнэлэх боломжийг олгодог бөгөөд энэ талаар компани XNUMX-р сард дэлгэрэнгүй ярих болно. Гэхдээ та аль хэдийн ямар нэг зүйлийг олж мэдэх боломжтой IEDM 2019-д илтгэл тавихаар TSMC-ээс ирүүлсэн хураангуй материалаас.
Нарийвчилсан мэдээллийг тодруулахын өмнө TSMC-ийн өмнөх мэдэгдлүүдээс юу мэддэгээ санацгаая. 7 нм процесстой харьцуулахад гүйцэтгэл хэвээр байвал 5 нм чипийн цэвэр гүйцэтгэл 15% өсөх эсвэл хэрэглээ 30% буурна гэж мэдэгджээ. N5P процесс нь дахин 7% бүтээмж буюу хэрэглээг 15% хэмнэнэ. Логик элементүүдийн нягтрал 1,8 дахин нэмэгдэнэ. SRAM эсийн масштаб 0,75 дахин өөрчлөгдөнө.
5 нм чип үйлдвэрлэхэд EUV сканнерын хэрэглээний цар хүрээ нь боловсорч гүйцсэн үйлдвэрлэлийн түвшинд хүрэх болно. Цахиуртай хамт эсвэл оронд нь германийг ашиглах замаар транзисторын сувгийн бүтцийг өөрчлөх болно. Энэ нь суваг дахь электронуудын хөдөлгөөнийг нэмэгдүүлж, гүйдэл нэмэгдэх болно. Процессын технологи нь хэд хэдэн хяналтын хүчдэлийн түвшинг өгдөг бөгөөд хамгийн өндөр нь 25 нм технологийн технологитой харьцуулахад гүйцэтгэлийг 7% нэмэгдүүлэх болно. Оролт гаралтын интерфэйсүүдийн транзисторын тэжээлийн хангамж нь 1,5 В-оос 1,2 В хооронд хэлбэлзэнэ.
Металлжуулах, контакт хийх нүх гаргахдаа үүнээс ч бага эсэргүүцэлтэй материалыг ашиглана. Хэт өндөр нягтралтай конденсаторыг металл-диэлектрик-металл хэлхээ ашиглан үйлдвэрлэх бөгөөд энэ нь бүтээмжийг 4% -иар нэмэгдүүлэх болно. Ерөнхийдөө TSMC шинэ бага K тусгаарлагч ашиглахад шилжих болно. Цахиур хавтан боловсруулах хэлхээнд шинэ "хуурай" үйл явц болох Металл реактив ион сийлбэр (RIE) гарч ирэх бөгөөд энэ нь зэс (30 нм-ээс бага хэмжээтэй металл контактуудын хувьд) ашиглан уламжлалт Дамаскийн процессыг хэсэгчлэн орлуулах болно. Мөн анх удаа графены давхаргыг зэс дамжуулагч ба хагас дамжуулагчийн хооронд хаалт үүсгэх (цахилгаан шилжилтээс сэргийлэх) ашиглах болно.
IEDM-ийн 5-р сарын тайлангийн баримт бичгүүдээс бид 1,84 нм чипүүдийн хэд хэдэн параметрүүд илүү сайн байх болно гэдгийг олж мэдэж болно. Тиймээс логик элементүүдийн нягтрал илүү өндөр байх ба 0,021 дахин хүрнэ. SRAM үүр нь 2 μm15 талбайтай жижиг хэмжээтэй байх болно. Туршилтын цахиурын гүйцэтгэлд бүх зүйл тохирсон байна - 30% -иар нэмэгдэж, өндөр давтамжийг хөлдөөх тохиолдолд хэрэглээ XNUMX% -иар буурах боломжтой.
Технологийн шинэ технологи нь хяналтын хүчдэлийн долоон утгаас сонголт хийх боломжийг олгох бөгөөд энэ нь боловсруулах үйл явц, бүтээгдэхүүнд төрөл зүйл нэмэх бөгөөд EUV сканнер ашиглах нь үйлдвэрлэлийг хялбарчилж, хямд болгох нь дамжиггүй. TSMC-ийн мэдээлснээр EUV сканнер руу шилжих нь 0,73 нм процесстой харьцуулахад шугаман нарийвчлалыг 7 дахин сайжруулдаг. Жишээлбэл, эхний давхаргын металлжуулалтын хамгийн чухал давхаргыг үйлдвэрлэхийн тулд ердийн таван маскын оронд зөвхөн нэг EUV маск шаардлагатай бөгөөд үүний дагуу тав биш харин нэг үйлдвэрлэлийн цикл шаардлагатай болно. Дашрамд хэлэхэд, EUV проекцийг ашиглахдаа чип дээрх элементүүд хэрхэн цэвэрхэн болж байгааг анхаарч үзээрэй. Гоо сайхан, тэгээд л болоо.
Эх сурвалж: 3dnews.ru