Seperti yang kita ketahui, pada bulan Mac tahun ini, TSMC memulakan pengeluaran perintis produk 5nm. Ini berlaku di kilang Fab 18 baharu di Taiwan, untuk pelepasan penyelesaian 5nm. Pengeluaran besar-besaran menggunakan proses 5nm N5 dijangka pada suku kedua 2020. Menjelang akhir tahun yang sama, pengeluaran cip berasaskan teknologi proses 5-nm produktif atau N5P (prestasi) akan dilancarkan. Ketersediaan cip prototaip membolehkan TSMC menilai keupayaan semikonduktor masa depan yang dihasilkan berdasarkan teknologi proses baharu, yang akan dibincangkan oleh syarikat secara terperinci pada bulan Disember. Tetapi anda sudah boleh mengetahui sesuatu daripada abstrak yang dihantar oleh TSMC untuk pembentangan di IEDM 2019.
Sebelum kita masuk ke butiran, mari kita ingat apa yang kita tahu daripada kenyataan TSMC sebelum ini. Berbanding dengan proses 7nm, didakwa prestasi bersih cip 5nm akan meningkat sebanyak 15% atau penggunaan akan dikurangkan sebanyak 30% jika prestasi kekal sama. Proses N5P akan menambah lagi 7% produktiviti atau 15% penjimatan dalam penggunaan. Ketumpatan unsur logik akan meningkat sebanyak 1,8 kali ganda. Skala sel SRAM akan berubah dengan faktor 0,75.
Dalam pengeluaran cip 5nm, skala penggunaan pengimbas EUV akan mencapai tahap pengeluaran matang. Struktur saluran transistor akan diubah, mungkin dengan menggunakan germanium bersama-sama dengan atau bukannya silikon. Ini akan memastikan peningkatan mobiliti elektron dalam saluran dan peningkatan arus. Teknologi proses menyediakan beberapa tahap voltan kawalan, yang tertinggi akan memberikan peningkatan prestasi 25% berbanding yang sama dalam teknologi proses 7 nm. Bekalan kuasa transistor untuk antara muka I/O akan berjulat dari 1,5 V hingga 1,2 V.
Dalam pengeluaran lubang tembus untuk metalisasi dan untuk sesentuh, bahan dengan rintangan yang lebih rendah akan digunakan. Kapasitor berketumpatan ultra tinggi akan dihasilkan menggunakan litar logam-dielektrik-logam, yang akan meningkatkan produktiviti sebanyak 4%. Secara umum, TSMC akan beralih kepada menggunakan penebat rendah-K baharu. Proses "kering" baharu, Metal Reactive Ion Etching (RIE), akan muncul dalam litar pemprosesan wafer silikon, yang akan menggantikan sebahagian proses Damsyik tradisional menggunakan tembaga (untuk sesentuh logam yang lebih kecil daripada 30 nm). Juga buat pertama kalinya, lapisan graphene akan digunakan untuk mencipta penghalang antara konduktor kuprum dan semikonduktor (untuk mengelakkan migrasi elektro).
Daripada dokumen untuk laporan Disember di IEDM, kami dapat mengetahui bahawa beberapa parameter cip 5nm akan menjadi lebih baik. Oleh itu, ketumpatan unsur logik akan lebih tinggi dan mencapai 1,84 kali ganda. Sel SRAM juga akan menjadi lebih kecil, dengan keluasan 0,021 Β΅m2. Segala-galanya teratur dengan prestasi silikon eksperimen - peningkatan sebanyak 15% diperolehi, serta kemungkinan pengurangan penggunaan sebanyak 30% dalam kes pembekuan frekuensi tinggi.
Teknologi proses baharu akan membolehkan anda memilih daripada tujuh nilai voltan kawalan, yang akan menambah kepelbagaian kepada proses pembangunan dan produk, dan penggunaan pengimbas EUV pasti akan memudahkan pengeluaran dan menjadikannya lebih murah. Menurut TSMC, beralih kepada pengimbas EUV memberikan peningkatan 0,73x dalam resolusi linear berbanding proses 7nm. Sebagai contoh, untuk menghasilkan lapisan metalisasi yang paling kritikal bagi lapisan pertama, bukannya lima topeng konvensional, hanya satu topeng EUV diperlukan dan, oleh itu, hanya satu kitaran pengeluaran dan bukannya lima. Ngomong-ngomong, perhatikan betapa kemasnya elemen pada cip apabila menggunakan unjuran EUV. Kecantikan, dan itu sahaja.
Sumber: 3dnews.ru