Syarikat SiFive, yang diasaskan oleh pencipta seni bina set arahan RISC-V dan pada satu masa menyediakan prototaip pertama pemproses berasaskan RISC-V, memperkenalkan teras CPU RISC-V baharu dalam barisan Prestasi SiFive, iaitu 50 % lebih pantas daripada teras P550 bahagian atas sebelumnya dan unggul dalam prestasi ARM Cortex-A78, pemproses paling berkuasa berdasarkan seni bina ARM. SoC berdasarkan teras baharu ditujukan terutamanya kepada sistem pelayan dan stesen kerja, tetapi ia juga mungkin untuk mencipta versi yang dilucutkan untuk peranti mudah alih dan terbenam.
Dinyatakan bahawa, berbanding P550, teras pemproses SiFive baharu mengandungi 16 MB cache L3 dan bukannya 4 MB, boleh menggabungkan sehingga 16 teras dalam satu cip dan bukannya 4, beroperasi pada frekuensi sehingga 3.5 GHz dan bukannya 2.4 GHz, menyokong memori DDR5 dan bas PCI-Express 5.0 . Seni bina umum teras baharu adalah hampir dengan P550 dan juga bersifat modular, membenarkan blok tambahan dengan pemecut atau GPU khusus untuk ditambahkan pada SoC. Butiran dirancang untuk diterbitkan pada bulan Disember, dan data RTL sedia FPGA akan diterbitkan tahun depan.
RISC-V menyediakan sistem arahan mesin terbuka dan fleksibel yang membolehkan anda mencipta SoC dan mikropemproses terbuka sepenuhnya untuk aplikasi sewenang-wenangnya, tanpa memerlukan royalti atau mengenakan syarat penggunaan. Pada masa ini, berdasarkan spesifikasi RISC-V, 2.0 varian teras mikropemproses, 111 platform, 31 SoC dan 12 papan siap sedia sedang dibangunkan oleh syarikat dan komuniti berbeza di bawah pelbagai lesen percuma (BSD, MIT, Apache 12).
Sumber: opennet.ru