Projek Vortex 3.0, yang membangunkan GPGPU sumber terbuka berdasarkan seni bina set arahan RISC-V dan direka bentuk untuk pengkomputeran selari menggunakan OpenCL API dan model pelaksanaan SIMT (Single Instruction, Multiple Threads), kini tersedia. Projek ini juga boleh digunakan untuk penyelidikan grafik 3D dan pembangunan seni bina GPU baharu. Skema, penerangan blok perkakasan dalam Verilog, simulator, pemacu dan dokumentasi reka bentuk yang disertakan diedarkan di bawah lesen Apache 2.0.
GPGPU adalah berdasarkan RISC-V ISA standard, yang dilanjutkan dengan arahan tambahan untuk menyokong ciri GPU dan pengurusan thread. Perubahan pada seni bina set arahan RISC-V dikekalkan pada tahap minimum, dan arahan vektor sedia ada digunakan apabila boleh. Arahan tambahan termasuk: "tex" untuk mempercepatkan pemprosesan tekstur; vx_rast untuk kawalan rasterisasi; vx_rop untuk pemprosesan fragmen, kedalaman dan ketelusan; vx_imadd untuk operasi darab dan tambah; vx_wspawn, vx_split, vx_join, vx_tmc dan vx_bar untuk mengaktifkan kumpulan thread (muka gelombang) yang dilaksanakan secara selari oleh Enjin SIMD.
GPGPU yang sedang dibangunkan menyokong seni bina set arahan RISC-V RV32IMF dan RV64IMAFD 32- dan 64-bit dan boleh merangkumi memori kongsi pilihan, cache L1, L2 dan L3, dan bilangan teras, warp dan thread yang boleh dikonfigurasikan. Setiap teras juga boleh merangkumi bilangan ALU, FPU, LSU dan SFU yang boleh dikonfigurasikan. FPGA Xilinx dan Altera boleh digunakan untuk prototaip, dan Verilator (simulator Verilog), RTLSIM (simulasi RTL), dan SimX (simulasi perisian) boleh digunakan untuk simulasi cip.
Untuk pembangunan aplikasi, satu set alatan ditawarkan, termasuk versi PoCL (pengkompil dan masa jalan OpenCL), LLVM/Clang, GCC dan Binutils yang diadaptasi Vortex. Projek ini menyokong spesifikasi OpenCL 1.2 dan melaksanakan sokongan untuk perwakilan perantaraan SPIR-V bagi shader melalui terjemahan kepada OpenCL.
Perubahan dalam Vortex 3.0 termasuk:
- Tindanan grafik perkakasan telah ditambah, termasuk blok untuk rasterisasi, pemetaan tekstur dan penggabungan output (OM). Pemacu Vulkan, vortexpipe, telah dibangunkan untuk Mesa berdasarkan tindanan grafik yang dilaksanakan dan rasterizer perisian lavapipe.
- Keupayaan Tensor Core, yang direka untuk mempercepatkan pelaksanaan model pembelajaran mesin, telah diperluas, melaksanakan sokongan untuk kelangkaan berstruktur untuk memampatkan matriks pemberat.
- Operasi WGMMA (pendarahan matriks peringkat kumpulan warp) telah dilaksanakan untuk pendaraban matriks dalam mod tak segerak.
- Menambah enjin DXA (Pecutan Pemindahan Data) untuk mempercepatkan pemindahan data dari memori global ke memori setempat.
- Satu seni bina baharu telah dilaksanakan berdasarkan pemproses arahan (CP) dan penjadual perkakasan teras pengkomputeran (KMU - Unit Pengurusan Kernel), yang membolehkan penghantaran thread pengkomputeran ke bahagian cip.
- Sebuah pustaka runtime baharu dicadangkan yang beroperasi dalam mod tanpa sekatan dan menyediakan abstraksi yang diterjemahkan kepada arahan perkakasan yang dilaksanakan secara tak segerak. Baris gilir, peristiwa, modul dan penyegerakan berdasarkan halangan tak segerak dengan semantik tiba/tunggu/peristiwa disokong.
- Sokongan untuk Arahan Pendek RISC-V (RVC) telah ditambah.
- Sokongan perkakasan untuk operasi atom (Hardware Atomics) telah dilaksanakan.
- FPU telah direka bentuk semula sepenuhnya dan blok pengganda baharu (Wallace-tree, Folded-radix) dan penambah (Kogge-Stone) telah diperkenalkan.
- Menambah tindanan memori maya berdasarkan unit pengurusan memori (MMU) dengan sokongan untuk seni bina pengalamatan maya SV32 32-bit.
- Sokongan untuk sambungan RISC-V Zicond dengan pelaksanaan operasi bersyarat.
- Pagar jam bersepadu.
- Sokongan untuk bahasa HIP (Antara Muka Heterogen untuk Kemudahalihan) telah dilaksanakan melalui rangka kerja chipStar, yang menterjemahkan HIP ke dalam SPIR-V.
- Integrasi penuh dengan simulator GEM5 telah disediakan, dan sokongan untuk simulator SimX pada seni bina TLM (Pemodelan Tahap Transaksi) telah ditambah.
- Sokongan untuk kit alat Synopsys dan Yosys untuk sintesis logik bagi pembuatan cip telah ditambah, serta sokongan untuk menggunakan pustaka elemen piawai ASAP7 (7nm), SAED14 (14nm) dan NanGate (15nm).
- Rantaian alat rujukan telah dikemas kini kepada LLVM 20 dan POCL 7.0.
Sumber: opennet.ru
