Rostec State Corporation dan syarikat teknologi Yadro (ICS Holding) berhasrat untuk membangun dan memulakan pengeluaran pemproses baharu untuk komputer riba, PC dan pelayan, berdasarkan seni bina RISC-V, menjelang 2025. Ia dirancang untuk melengkapkan tempat kerja di bahagian Rostec dan institusi Kementerian Pendidikan dan Sains, Kementerian Pendidikan dan Kementerian Kesihatan Persekutuan Rusia dengan komputer berdasarkan pemproses baharu. 27,8 bilion rubel akan dilaburkan dalam projek itu (termasuk 9,8 bilion daripada belanjawan persekutuan), iaitu lebih daripada jumlah pelaburan dalam pengeluaran pemproses Elbrus dan Baikal. Selaras dengan rancangan perniagaan, pada tahun 2025 mereka merancang untuk menjual 60 ribu sistem berdasarkan pemproses baru dan memperoleh 7 bilion rubel untuk ini.
Sejak 2019, Yadro, sebuah syarikat pelayan dan storan, telah memiliki Syntacore, yang merupakan salah satu pembangun tertua teras IP RISC-V terbuka dan komersial khusus (IP Core), dan juga merupakan salah seorang pengasas organisasi bukan untung. RISC-V International , mengawasi pembangunan seni bina set arahan RISC-V. Oleh itu, terdapat lebih daripada cukup sumber, pengalaman dan kecekapan untuk mencipta cip RISC-V baharu.
Dilaporkan bahawa cip yang sedang dibangunkan itu akan menyertakan pemproses 8-teras yang beroperasi pada 2 GHz. Untuk pengeluaran ia dirancang untuk menggunakan proses teknikal 12nm (sebagai perbandingan, pada tahun 2023 Intel merancang untuk menghasilkan cip berdasarkan teras SiFive P550 RISC-V menggunakan teknologi 7 nm, dan pada tahun 2022 di China ia dijangka menghasilkan cip XiangShan , juga beroperasi pada frekuensi 2 GHz, menggunakan proses teknikal 14 nm).
Syntacore kini menawarkan untuk melesenkan teras RISC-V SCR7, sesuai untuk digunakan dalam komputer pengguna dan menyokong penggunaan sistem berasaskan Linux. SCR7 melaksanakan seni bina set arahan RISC-V RV64GC dan termasuk pengawal memori maya dengan sokongan halaman memori, MMU, cache L1/L2, unit titik terapung, tiga tahap keistimewaan, antara muka serasi AXI4 dan ACE, dan sokongan SMP (sehingga 8 nukleus).
Bagi perisian, sokongan RISC-V sedang berjaya dibangunkan dalam Debian GNU/Linux. Di samping itu, pada penghujung bulan Jun, Canonical mengumumkan pembentukan binaan siap sedia bagi Ubuntu 20.04 LTS dan 21.04 untuk papan RISC-V SiFive HiFive Unmatched dan SiFive HiFive Unleashed. RISC-V juga baru-baru ini telah dialihkan ke platform Android. Perlu diperhatikan bahawa Yadro telah menjadi ahli Perak Yayasan Linux sejak 2017, dan juga ahli konsortium Yayasan OpenPOWER, yang mempromosikan seni bina set arahan OpenPOWER (ISA).
Ingat bahawa RISC-V menyediakan sistem arahan mesin terbuka dan fleksibel yang membolehkan mikropemproses dibina untuk aplikasi sewenang-wenangnya tanpa memerlukan royalti atau mengenakan syarat untuk digunakan. RISC-V membolehkan anda mencipta SoC dan pemproses terbuka sepenuhnya. Pada masa ini, berdasarkan spesifikasi RISC-V, syarikat dan komuniti berbeza di bawah pelbagai lesen percuma (BSD, MIT, Apache 2.0) sedang membangunkan beberapa dozen varian teras mikropemproses, SoC dan cip yang telah dihasilkan. Sistem pengendalian dengan sokongan berkualiti tinggi untuk RISC-V termasuk GNU/Linux (kini sejak keluaran Glibc 2.27, binutils 2.30, gcc 7 dan kernel Linux 4.15) dan FreeBSD.
Sumber: opennet.ru