Il-proġett Vortex 3.0, li jiżviluppa GPGPU open-source ibbażat fuq l-arkitettura tas-sett ta' struzzjonijiet RISC-V u li huwa ddisinjat għal komputazzjoni parallela bl-użu tal-OpenCL API u l-mudell ta' eżekuzzjoni SIMT (Single Instruction, Multiple Threads), issa huwa disponibbli. Il-proġett jista' jintuża wkoll għar-riċerka tal-grafika 3D u l-iżvilupp ta' arkitetturi ġodda tal-GPU. L-iskemi, id-deskrizzjonijiet tal-blokki tal-ħardwer f'Verilog, is-simulatur, id-drivers, u d-dokumentazzjoni tad-disinn li takkumpanjahom huma mqassma taħt il-liċenzja Apache 2.0.
Il-GPGPU huwa bbażat fuq l-ISA standard RISC-V, estiż b'istruzzjonijiet addizzjonali biex jappoġġja l-karatteristiċi tal-GPU u l-ġestjoni tat-threads. Il-bidliet fl-arkitettura tas-sett tal-istruzzjonijiet RISC-V jinżammu għall-minimu, u l-istruzzjonijiet vettorjali eżistenti jintużaw kull meta jkun possibbli. Struzzjonijiet addizzjonali jinkludu: "tex" biex jiġi aċċellerat l-ipproċessar tan-nisġa; vx_rast għall-kontroll tar-rasterizzazzjoni; vx_rop għall-ipproċessar tal-frammenti, il-fond, u t-trasparenza; vx_imadd għal operazzjonijiet ta' multiplikazzjoni u żieda; vx_wspawn, vx_split, vx_join, vx_tmc, u vx_bar għall-attivazzjoni ta' gruppi ta' threads (wavefronts) eżegwiti b'mod parallel mis-SIMD Engine.
Il-GPGPU li qed jiġi żviluppat jappoġġja arkitetturi ta' sett ta' struzzjonijiet RISC-V RV32IMF u RV64IMAFD ta' 32 u 64-bit u jista' jinkludi memorja kondiviża fakultattiva, caches L1, L2, u L3, u numru konfigurabbli ta' qlub, warps, u threads. Kull qalba tista' tinkludi wkoll numru konfigurabbli ta' ALUs, FPUs, LSUs, u SFUs. Xilinx u Altera FPGAs jistgħu jintużaw għall-prototipar, u Verilator (simulatur Verilog), RTLSIM (simulazzjoni RTL), u SimX (simulazzjoni tas-softwer) jistgħu jintużaw għas-simulazzjoni taċ-ċippa.
Għall-iżvilupp ta' applikazzjonijiet, huwa offrut toolkit, inklużi verżjonijiet adattati għal Vortex ta' PoCL (kumpilatur u runtime OpenCL), LLVM/Clang, GCC, u Binutils. Il-proġett jappoġġja l-ispeċifikazzjoni OpenCL 1.2 u jimplimenta appoġġ għar-rappreżentazzjoni intermedja SPIR-V ta' shaders permezz ta' traduzzjoni għal OpenCL.
Il-bidliet f'Vortex 3.0 jinkludu:
- Ġiet miżjuda grafika tal-ħardwer, inklużi blokki għar-rasterizzazzjoni, l-immappjar tat-tessuti, u l-għaqda tal-output (OM). Ġie żviluppat sewwieq Vulkan, vortexpipe, għal Mesa bbażat fuq l-istack tal-grafika implimentata u r-rasterizer tas-softwer lavapipe.
- Il-kapaċitajiet tat-Tensor Core, iddisinjati biex jaċċelleraw l-eżekuzzjoni ta' mudelli ta' tagħlim awtomatiku, ġew estiżi, billi implimentaw appoġġ għal sparsity strutturata għall-kompressjoni ta' matriċi ta' piż.
- L-operazzjoni WGMMA (multiplikazzjoni tal-matriċi fil-livell ta' warpgroup) ġiet implimentata għall-multiplikazzjoni tal-matriċi f'modalità asinkronika.
- Żidna magna DXA (Aċċelerazzjoni tat-Trasferiment tad-Data) biex tħaffef it-trasferiment tad-dejta mill-memorja globali għall-memorja lokali.
- Ġiet implimentata arkitettura ġdida bbażata fuq proċessur tal-kmand (CP) u skedatur tal-ħardwer tal-qlub tal-kompjuters (KMU - Kernel Management Unit), li jippermetti t-trażmissjoni tal-ħjut tal-kompjuters lin-naħa taċ-ċippa.
- Qed tiġi proposta librerija ġdida ta' runtime li topera f'modalità mhux imblukkata u tipprovdi astrazzjonijiet li jittraduċu f'kmandi tal-ħardwer eżegwiti b'mod asinkroniku. Huma appoġġjati kjuwijiet, avvenimenti, moduli, u sinkronizzazzjoni bbażati fuq ostakli asinkroniċi b'semantika ta' wasla/stennija/avveniment.
- Żied l-appoġġ għall-Istruzzjonijiet Imqassra tar-RISC-V (RVC).
- Ġie implimentat l-appoġġ tal-ħardwer għal operazzjonijiet atomiċi (Hardware Atomics).
- L-FPU ġiet iddisinjata mill-ġdid kompletament u ġew introdotti blokki multiplikaturi (Wallace-siġra, Folded-radix) u adder (Kogge-Stone) ġodda.
- Żidna munzell ta' memorja virtwali bbażat fuq l-unità tal-ġestjoni tal-memorja (MMU) b'appoġġ għall-arkitettura tal-indirizzar virtwali SV32 ta' 32-bit.
- Appoġġ għall-estensjoni RISC-V Zicond bl-implimentazzjoni ta' operazzjonijiet kondizzjonali.
- Għarfien tal-arloġġ integrat.
- L-appoġġ għal-lingwa HIP (Heterogeneous Interface for Portability) ġie implimentat permezz tal-qafas chipStar, li jittraduċi HIP għal SPIR-V.
- Ġiet ipprovduta integrazzjoni sħiħa mas-simulatur GEM5, u ġie miżjud appoġġ għas-simulatur SimX fuq l-arkitettura TLM (Transaction-Level Modeling).
- Żied appoġġ għas-sett ta' għodod Synopsys u Yosys għas-sintesi loġika għall-manifattura taċ-ċippijiet, kif ukoll appoġġ għall-użu tal-libreriji tal-elementi standard ASAP7 (7nm), SAED14 (14nm), u NanGate (15nm).
- Il-katina tal-għodda ta' referenza ġiet aġġornata għal LLVM 20 u POCL 7.0.
Sors: opennet.ru
