ကျွန်ုပ်တို့သိသည့်အတိုင်း၊ 3 nm လုပ်ငန်းစဉ်နည်းပညာသို့ ကူးပြောင်းခြင်းသည် transistor ဗိသုကာအသစ်သို့ ကူးပြောင်းခြင်းနှင့်အတူ လိုက်ပါသွားမည်ဖြစ်သည်။ ဥပမာအားဖြင့် Samsung ဝေါဟာရများတွင်၊ ၎င်းတို့သည် MBCFET (Multi Bridge Channel FET) ထရန်စစ္စတာများဖြစ်ကြလိမ့်မည်၊ ယင်းတွင် ထရန်စစ္စတာချန်နယ်သည် တစ်ခုနှင့်တစ်ခုအပေါ်တွင်ရှိသော NANOpage ပုံစံဖြင့် ထောင့်ပေါင်းစုံမှ ဝိုင်းရံထားသော လိုင်းများစွာနှင့်တူလိမ့်မည် (အသေးစိတ်အချက်အလက်များအတွက် ကြည့်ပါ။ ).
ဘယ်လ်ဂျီယံစင်တာ Imec မှ developer များအဆိုအရ၊ ၎င်းသည် ဒေါင်လိုက် FinFET ဂိတ်များကို အသုံးပြု၍ တိုးတက်သော၊ သို့သော် စံပြမဟုတ်သော ထရန်စစ္စတာတည်ဆောက်ပုံဖြစ်သည်။ 3 nm အောက်ရှိသော ဒြပ်စင်စကေးများရှိသော နည်းပညာဆိုင်ရာ လုပ်ငန်းစဉ်များအတွက် စံပြဖြစ်သည်။ ဘယ်လ်ဂျီယံက အဆိုပြုတယ်။
Imec သည် စာမျက်နှာခွဲများ သို့မဟုတ် Forksheet ပါသော ထရန်စစ္စတာတစ်ခုကို တီထွင်ခဲ့သည်။ ၎င်းတို့သည် ထရန်စစ္စတာချန်နယ်များကဲ့သို့ ဒေါင်လိုက် nanopages များဖြစ်ပြီး ဒေါင်လိုက်ဒိုင်လျှပ်စစ်ဖြင့် ပိုင်းခြားထားသည်။ dielectric ၏တစ်ဖက်တွင် n-channel တစ်ခုပါရှိသော transistor ကို p-channel ဖြင့်ဖန်တီးသည်။ ၎င်းတို့နှစ်ဦးလုံးကို ဒေါင်လိုက်နံရိုးပုံစံ ဘုံရှပ်တံဖြင့် ဝန်းရံထားသည်။
မတူညီသောလျှပ်ကူးနိုင်စွမ်းရှိသော Transistor များကြားရှိ Chip အကွာအဝေးကို လျှော့ချခြင်းသည် နောက်ထပ်လုပ်ငန်းစဉ်ကို လျှော့ချခြင်းအတွက် နောက်ထပ်အဓိကစိန်ခေါ်မှုဖြစ်သည်။ TCAD simulations သည် split-page transistor သည် die area တွင် 20 ရာခိုင်နှုန်းလျော့ချပေးကြောင်းအတည်ပြုခဲ့သည်။ ယေဘုယျအားဖြင့်၊ ထရန်စစ္စတာဗိသုကာအသစ်သည် စံယုတ္တိဆဲလ်အမြင့်ကို 4,3 ပုဒ်အထိ လျှော့ချပေးမည်ဖြစ်သည်။ ဆဲလ်သည် ပိုမိုရိုးရှင်းလာမည်ဖြစ်ပြီး၊ ၎င်းသည် SRAM မမ်မိုရီဆဲလ်ကို ထုတ်လုပ်ခြင်းနှင့်လည်း သက်ဆိုင်သည်။
nanopage transistor မှ split nanopage transistor သို့ ရိုးရှင်းသော ကူးပြောင်းခြင်းသည် စားသုံးမှုကို ထိန်းသိမ်းထားစဉ်တွင် စွမ်းဆောင်ရည် 10% တိုးလာမည် သို့မဟုတ် စွမ်းဆောင်ရည် တိုးမြှင့်ခြင်းမရှိဘဲ စားသုံးမှု 24% လျော့ကျသွားမည်ဖြစ်သည်။ 2nm လုပ်ငန်းစဉ်အတွက် သရုပ်ဖော်မှုများသည် သီးခြား nanopages များကို အသုံးပြုထားသော SRAM ဆဲလ်တစ်ခုသည် p- နှင့် n-junction အကွာအဝေး 30 nm အထိ ပေါင်းစပ်ဧရိယာ လျှော့ချခြင်းနှင့် စွမ်းဆောင်ရည် 8% အထိ တိုးတက်မှုကို ပေးစွမ်းနိုင်သည်ကို ပြသခဲ့သည်။
source: 3dnews.ru