डिसेम्बरमा IEDM 2019 सम्मेलनमा, TSMC ले 5nm प्रक्रिया प्रविधिको बारेमा विस्तृत रूपमा कुरा गर्नेछ।

हामीलाई थाहा छ, यस वर्षको मार्चमा, TSMC ले 5nm उत्पादनहरूको पायलट उत्पादन सुरु गर्यो। यो ताइवानको नयाँ फेब 18 प्लान्टमा भयो, विशेष रूपमा निर्मित 5nm समाधान को रिलीज को लागी। 5nm N5 प्रक्रिया प्रयोग गरेर ठूलो उत्पादन 2020 को दोस्रो क्वाटरमा अपेक्षित छ। सोही वर्षको अन्त्यसम्ममा उत्पादक ५ एनएम प्रक्रिया प्रविधि वा एन५पी (प्रदर्शन)मा आधारित चिप्सको उत्पादन सुरु हुनेछ । प्रोटोटाइप चिपहरूको उपलब्धताले TSMC लाई नयाँ प्रक्रिया टेक्नोलोजीमा आधारित भविष्यका अर्धचालकहरूको क्षमताहरूको मूल्याङ्कन गर्न अनुमति दिन्छ, जुन कम्पनीले डिसेम्बरमा विस्तृत रूपमा कुरा गर्नेछ। तर तपाईले पहिले नै केहि पत्ता लगाउन सक्नुहुन्छ आज IEDM 2019 मा प्रस्तुतिको लागि TSMC द्वारा पेश गरिएको सारहरूबाट।

विवरणहरू स्पष्ट गर्नु अघि, TSMC बाट अघिल्लो कथनहरूबाट हामीलाई के थाहा छ भनेर सम्झनुहोस्। 7nm प्रक्रियाको तुलनामा, यो दावी गरिएको छ कि 5nm चिप्सको शुद्ध कार्यसम्पादन 15% ले वृद्धि हुनेछ वा उपभोग 30% ले कम हुनेछ यदि प्रदर्शन समान रह्यो भने। N5P प्रक्रियाले अर्को 7% उत्पादकता वा उपभोगमा 15% बचत थप्नेछ। तर्क तत्वहरूको घनत्व १.८ गुणा बढ्नेछ। SRAM सेल स्केल 1,8 को कारक द्वारा परिवर्तन हुनेछ।

5nm चिप्सको उत्पादनमा, EUV स्क्यानरहरूको प्रयोगको मात्रा परिपक्व उत्पादनको स्तरमा पुग्नेछ। ट्रान्जिस्टर च्यानल संरचना परिवर्तन गरिनेछ, सम्भवतः सिलिकनसँग वा सट्टा जर्मेनियम प्रयोग गरेर। यसले च्यानलमा इलेक्ट्रोनहरूको बढ्दो गतिशीलता र प्रवाहहरूमा वृद्धि सुनिश्चित गर्नेछ। प्रक्रिया प्रविधिले धेरै नियन्त्रण भोल्टेज स्तरहरू प्रदान गर्दछ, जसमध्ये उच्चतमले 25 एनएम प्रक्रिया प्रविधिको तुलनामा 7% प्रदर्शन वृद्धि प्रदान गर्दछ। I/O इन्टरफेसका लागि ट्रान्जिस्टर पावर सप्लाई 1,5 V देखि 1,2 V सम्म हुनेछ।

मेटालाइजेशन र सम्पर्कहरूको लागि प्वालहरूबाट उत्पादनमा, अझ कम प्रतिरोधी सामग्रीहरू प्रयोग गरिनेछ। अल्ट्रा-हाई-डेन्सिटी क्यापेसिटरहरू मेटल-डाइलेक्ट्रिक-मेटल सर्किट प्रयोग गरेर निर्माण गरिनेछ, जसले उत्पादकता 4% ले वृद्धि गर्नेछ। सामान्यतया, TSMC ले नयाँ कम-K इन्सुलेटरहरू प्रयोग गर्न स्विच गर्नेछ। एउटा नयाँ "सुक्खा" प्रक्रिया, मेटल रिएक्टिभ आयन इचिङ (RIE), सिलिकन वेफर प्रशोधन सर्किटमा देखा पर्नेछ, जसले आंशिक रूपमा तामाको प्रयोग गरेर परम्परागत दमस्कस प्रक्रियालाई प्रतिस्थापन गर्नेछ (30 एनएम भन्दा सानो धातु सम्पर्कहरूको लागि)। साथै, पहिलो पटक, ग्राफिनको तह तामा कन्डक्टर र सेमीकन्डक्टर (विद्युतीय माइग्रेसन रोक्न) बीचको अवरोध सिर्जना गर्न प्रयोग गरिनेछ।

IEDM मा डिसेम्बर रिपोर्ट को लागी कागजातहरु बाट, हामी 5nm चिप्स को मापदण्डहरु को एक संख्या अझ राम्रो हुनेछ भनेर बटुल्न सक्छौं। यसरी, तर्क तत्वहरूको घनत्व उच्च हुनेछ र 1,84 पटक पुग्नेछ। SRAM सेल पनि सानो हुनेछ, ०.०२१ µm0,021 को क्षेत्रफलको साथ। सबै कुरा प्रयोगात्मक सिलिकन को प्रदर्शन संग क्रमबद्ध छ - एक 2% वृद्धि प्राप्त भएको थियो, साथै उच्च आवृत्ति को ठंड को मामला मा खपत मा एक सम्भावित 15% कमी।

नयाँ प्रक्रिया प्रविधिले सातवटा नियन्त्रण भोल्टेज मानहरूबाट छनौट गर्न सम्भव बनाउँदछ, जसले विकास प्रक्रिया र उत्पादनहरूमा विविधता थप्नेछ, र EUV स्क्यानरहरूको प्रयोगले उत्पादनलाई निश्चित रूपमा सरल बनाउँदछ र यसलाई सस्तो बनाउँदछ। TSMC का अनुसार, EUV स्क्यानरहरूमा स्विच गर्दा 0,73nm प्रक्रियाको तुलनामा रेखीय रिजोल्युसनमा 7x सुधार हुन्छ। उदाहरणका लागि, पहिलो तहहरूको सबैभन्दा महत्त्वपूर्ण धातुकरण तहहरू उत्पादन गर्न, पाँच परम्परागत मास्कको सट्टा, केवल एउटा EUV मास्क आवश्यक हुनेछ र, तदनुसार, पाँचको सट्टा केवल एउटा उत्पादन चक्र। वैसे, EUV प्रक्षेपण प्रयोग गर्दा चिपमा भएका तत्वहरू कसरी सफा हुन्छन् भनेर ध्यान दिनुहोस्। सौन्दर्य, र त्यो सबै हो।

स्रोत: 3dnews.ru