Zoals we weten, is TSMC in maart van dit jaar begonnen met de proefproductie van 5 nm-producten. Dit gebeurde in de nieuwe Fab 18-fabriek in Taiwan, voor de introductie van 5nm-oplossingen. Massaproductie met behulp van het 5nm N5-proces wordt verwacht in het tweede kwartaal van 2020. Tegen het einde van datzelfde jaar zal de productie van chips op basis van de productieve 5nm-procestechnologie of N5P (prestaties) van start gaan. Dankzij de beschikbaarheid van prototypechips kan TSMC de mogelijkheden evalueren van toekomstige halfgeleiders die worden geproduceerd op basis van de nieuwe procestechnologie, waarover het bedrijf in december gedetailleerd zal praten. Maar je kunt al iets ontdekken uit samenvattingen ingediend door TSMC voor presentatie op IEDM 2019.
Laten we, voordat we de details verduidelijken, onthouden wat we weten uit eerdere verklaringen van TSMC. Vergeleken met het 7 nm-proces wordt beweerd dat de netto prestaties van 5 nm-chips met 15% zullen toenemen of dat het verbruik met 30% zal worden verlaagd als de prestaties hetzelfde blijven. Het N5P-proces zal nog eens 7% productiviteit toevoegen of 15% besparingen in verbruik. De dichtheid van logische elementen zal 1,8 keer toenemen. De SRAM-celschaal zal met een factor 0,75 veranderen.
Bij de productie van 5 nm-chips zal de gebruiksschaal van EUV-scanners het niveau van volwassen productie bereiken. De structuur van de transistorkanalen zal worden veranderd, mogelijk door germanium samen met of in plaats van silicium te gebruiken. Dit zorgt voor een grotere mobiliteit van elektronen in het kanaal en een toename van de stromen. De procestechnologie biedt verschillende stuurspanningsniveaus, waarvan de hoogste een prestatieverbetering van 25% oplevert vergeleken met dezelfde in de 7 nm-procestechnologie. De transistorvoeding voor de I/O-interfaces zal variëren van 1,5 V tot 1,2 V.
Bij de productie van doorlopende gaten voor metallisatie en voor contacten zullen materialen met een nog lagere weerstand worden gebruikt. De condensatoren met ultrahoge dichtheid zullen worden vervaardigd met behulp van een metaal-diëlektrisch-metaalcircuit, wat de productiviteit met 4% zal verhogen. Over het algemeen zal TSMC overstappen op het gebruik van nieuwe low-K-isolatoren. Een nieuw “droog” proces, Metal Reactive Ion Etching (RIE), zal verschijnen in het siliciumwafelverwerkingscircuit, dat het traditionele Damascus-proces met behulp van koper (voor metalen contacten kleiner dan 30 nm) gedeeltelijk zal vervangen. Ook zal voor het eerst een laag grafeen worden gebruikt om een barrière te creëren tussen de koperen geleiders en de halfgeleider (om elektromigratie te voorkomen).
Uit de documenten voor het decemberrapport bij IEDM kunnen we opmaken dat een aantal parameters van 5nm-chips nog beter zullen zijn. De dichtheid van logische elementen zal dus hoger zijn en 1,84 keer bereiken. Ook de SRAM-cel zal kleiner zijn, met een oppervlakte van 0,021 µm2. Alles is in orde met de prestaties van het experimentele silicium - er werd een toename van 15% verkregen, evenals een mogelijke vermindering van het verbruik met 30% in het geval van bevriezing van de hoge frequenties.
De nieuwe procestechnologie maakt het mogelijk om te kiezen uit zeven stuurspanningswaarden, wat variatie zal toevoegen aan het ontwikkelingsproces en de producten, en het gebruik van EUV-scanners zal de productie zeker vereenvoudigen en goedkoper maken. Volgens TSMC levert het overstappen op EUV-scanners een verbetering van 0,73x op in de lineaire resolutie vergeleken met het 7nm-proces. Om bijvoorbeeld de meest kritische metallisatielagen van de eerste lagen te produceren, zal in plaats van vijf conventionele maskers slechts één EUV-masker nodig zijn en dienovereenkomstig slechts één productiecyclus in plaats van vijf. Let trouwens op hoe netjes de elementen op de chip eruit zien bij gebruik van EUV-projectie. Schoonheid, en dat is alles.
Bron: 3dnews.ru