{"id":119157,"date":"2024-08-07T15:43:09","date_gmt":"2024-08-07T13:43:10","guid":{"rendered":"https:\/\/prohoster.info\/blog\/novosti-interneta\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v"},"modified":"2024-08-07T15:43:09","modified_gmt":"2024-08-07T13:43:10","slug":"dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","status":"publish","type":"post","link":"https:\/\/prohoster.info\/nl\/blog\/news\/dostupen-vortex-2-2-otkrytyj-gpgpu-na-baze-arhitektury-risc-v","title":{"rendered":"Vortex 2.2 beschikbaar, een open GPGPU op basis van de RISC-V-architectuur","gt_translate_keys":[{"key":"rendered","format":"text"}]},"content":{"rendered":"
De release van het Vortex 2.2-project is gepubliceerd, dat een open GPGPU ontwikkelt op basis van de RISC-V-architectuur, ontworpen voor het uitvoeren van parallelle berekeningen met behulp van de OpenCL API en het SIMT (Single Instruction, Multiple Threads) uitvoeringsmodel. Het project kan ook worden gebruikt voor onderzoek op het gebied van 3D-grafiek en bij het ontwikkelen van nieuwe GPU-architecturen. Schema's, beschrijvingen van hardwarecomponenten in Verilog, simulators, drivers en bijbehorende documentatie worden verspreid onder de Apache 2.0-licentie. <\/p>\n
De basis van GPGPU bestaat uit een standaard ISA RISC-V, uitgebreid met enkele aanvullende instructies die nodig zijn om GPU-functies en taakbeheer te ondersteunen. Hierbij zijn de wijzigingen in de architectuur van de RISC-V-instructieset tot een minimum beperkt en worden waar mogelijk al bestaande vectorinstructies gebruikt. Onder de aanvullende instructies zijn te noemen: «tex» voor het versnellen van de verwerking van texturen, vx_rast voor het beheren van rasterisatie, vx_rop voor de verwerking van fragmenten, diepte en transparantie, vx_imadd voor het uitvoeren van de operatie «vermenigvuldigen en optellen», vx_wspawn, vx_tmc en vx_bar voor het activeren van de instructie- en taakfronten daarin (wavefront, een set draden die parallel worden uitgevoerd door de SIMD-engine), vx_split en vx_join.
<\/center> <\/p>\n
De ontwikkelde GPGPU ondersteunt de 32- en 64-bits RISC-V-instructiesets RV32IMF en RV64IMAFD, en kan optioneel gedeeld geheugen, caches van niveau L1, L2 en L3 bevatten, evenals een instelbaar aantal kernen, taakblokken (warps) en threads. Voor elke kern is er de mogelijkheid om een instelbaar aantal ALU, FPU, LSU en SFU in te schakelen. Voor prototyping kunnen FPGA's van Altera Arria 10, Altera Stratix 10, Xilinx Alveo U50, U250, U280 en Xilinx Versal VCK5000 worden gebruikt. Voor het simuleren van chipwerking kunnen Verilator (Verilog-simulator), RTLSIM (RTL-simulatie) en SimX (software-simulatie) worden toegepast. <\/p>\n
Voor de ontwikkeling van toepassingen is er een toolkit beschikbaar, inclusief aangepaste versies van PoCL (compiler en runtime OpenCL) die zijn aangepast voor gebruik met Vortex, evenals LLVM\/Clang, GCC en Binutils. Het project ondersteunt de OpenCL 1.2-specificatie en biedt ondersteuning voor de tussentijdse representatie van shaders SPIR-V via transformatie naar OpenCL. Voor grafische toepassingen op Vortex-technologie\u00ebn wordt de open GPU Skybox ontwikkeld, die de grafische API Vulkan ondersteunt. Het prototype Skybox, gebouwd op de FPGA Altera Stratix 10 en voorzien van 32 kernen (512 threads), heeft bij een frequentie van 230 MHz een vulprestaties van 3,7 gigapixels per seconde (29,4 gigatransacties per seconde) behaald. <\/p>\n
Onder de wijzigingen in versie Vortex 2.2: <\/p>\n
\n
De API vx_spawn_taskgroups is toegevoegd voor het starten van kernen die segmentierte uitvoering van 3D-taken ondersteunen.\n
Ondersteuning voor ZICOND is toegevoegd, een uitbreiding van de RISC-V-instructiesetarchitectuur die voorwaardelijke uitvoering van bewerkingen zonder vertakkingen mogelijk maakt.\n
De OpenCL-compiler is omgeschakeld naar taakplanning op het niveau van afzonderlijke threads (thread-level, elke thread voert zijn eigen taak onafhankelijk van andere threads uit) in plaats van taakgroepen (warp-level), zoals voorheen.\n
Ondersteuning voor JIT-compilatie en 64-bits kernen is toegevoegd in OpenCL.\n
Ondersteuning voor dynamische laadoperatie van Vortex-runtime is gerealiseerd.\n
Nieuwe documentatie voor de configuratie van Xilinx FPGA is aangeboden.\n
Synthetisering van logica is getest met behulp van Yosys-toolkit.\n
In hi\u00ebrarchische flush-operaties en in write-back-modus is ondersteuning voor caches gerealiseerd.\n
De snelheid van scoreboard-verificatie en het werken met operanden op registeroverdrachtsniveau (RTL, Register Transfer Level) is geoptimaliseerd.\n
Ondersteuning voor de DRAM-simulator Ramulator 2.0 is toegevoegd.\n
De overgang naar nieuwe versies van Verilator 5.0 (SystemVerilog-simulator) en LLVM 18.0 is uitgevoerd, evenals de update van de toolkit op basis van CentOS 7.9.\n
In plaats van het continue integratiesysteem Travis CI is de GitHub CI-service gebruikt. <\/ul>\n
![\"Vortex](\"\/wp-content\/uploads\/2024\/08\/e9bf3436f9ea931993a04517f807fb72.png\")
<\/center> <\/p>\n