![](\"\/wp-content\/uploads\/2026\/06\/caa6274ce0dd622a2ebc01d60302d645.png\")
<\/center><\/p>\nDe ontwikkelde GPGPU ondersteunt 32- en 64-bits RISC-V instructiesetarchitecturen RV32IMF en RV64IMAFD, en kan optioneel gedeeld geheugen, L1-, L2- en L3-caches omvatten, evenals een configurabel aantal kernen, taakblokken (warps) en threads. Voor elke kern is de mogelijkheid voorzien om een configureerbaar aantal ALU, FPU, LSU en SFU in te schakelen. Voor prototypeontwikkeling kunnen Xilinx en Altera FPGA's worden gebruikt, en voor het simuleren van chipfunctionaliteit kunnen Verilator (Verilog-simulator), RTLSIM (RTL-simulatie) en SimX (softwarematige simulatie) worden toegepast.<\/p>\n
Voor de ontwikkeling van applicaties wordt een toolkit aangeboden die aangepaste versies van PoCL (compiler en runtime OpenCL) voor gebruik met Vortex, LLVM\/Clang, GCC en Binutils omvat. Het project ondersteunt de OpenCL 1.2-specificatie en door middel van translatie naar OpenCL is er ondersteuning voor de tussentijdse representatie van shaders SPIR-V gerealiseerd. <\/p>\n
Onder de veranderingen in Vortex 3.0:<\/p>\n
- \n
- Een hardware grafische stack is toegevoegd, inclusief blokken voor rasterisatie, het toepassen van texturen en het combineren van uitvoer (OM \u2014 Output Merger). Voor Mesa, gebaseerd op de gerealiseerde grafische stack en de software rasterizer lavapipe, is er een Vulkan-driver genaamd vortexpipe voorbereid.\n
- De mogelijkheden van de tensor-kern zijn uitgebreid, ontworpen om de uitvoering van modellen voor machine learning te versnellen, met ondersteuning voor structurele spaarzaamheid (structured sparsity) voor het comprimeren van gewichtsmatrices.\n
- De WGMMA-operatie (warpgroup-level matrix multiplication) is ge\u00efmplementeerd voor het asynchroon vermenigvuldigen van matrices.\n
- Een DXA-engine (Data Transfer Acceleration) is toegevoegd om de overdracht van gegevens van globale naar lokale geheugen te versnellen.\n
- Een nieuwe architectuur is ge\u00efmplementeerd op basis van de commandoprocessor (CP, Command Processor) en een hardware scheduler voor rekeneenheden (KMU \u2014 Kernel Management Unit), waarmee het mogelijk is operationele dispatching van rekendiensten naar de chipzijde te verhuizen.\n
- Een nieuwe runtime-bibliotheek is aangeboden, die in een niet-blokkerende modus werkt en abstracties biedt die worden getransformeerd in hardware-asynchroon uitgevoerde instructies. Ondersteuning voor wachtrijen, evenementen, modules en synchronisatie op basis van asynchrone barri\u00e8res met arrive\/wait\/event-semantiek.\n
- Ondersteuning voor verkorte instructies RISC-V (RVC) is toegevoegd.\n
- Hardwarematige ondersteuning voor atomische operaties (Hardware Atomics) is ge\u00efmplementeerd.\n
- De FPU is volledig herontworpen, en er zijn nieuwe vermenigvuldigingsmodules (Wallace-tree, Folded-radix) en sommodules (Kogge-Stone) voorgesteld.\n
- Een virtueel geheugengeheugen op basis van een geheugenbeheereenheid (MMU) met ondersteuning voor de 32-bits SV32-architectuur voor virtueel adresseren is toegevoegd.\n
- Ondersteuning voor de RISC-V-uitbreiding Zicond met implementatie van voorwaardelijke bewerkingen is gerealiseerd.\n
- Klokgating voor frequentiebeheer is ge\u00efntegreerd.\n
- Ondersteuning voor de HIP-taal (Heterogeneous Interface for Portability) is gerealiseerd via het chipStar-framework, dat HIP omzet naar SPIR-V.\n
- Volledige integratie met de GEM5-simulator is verzekerd en ondersteuning voor de SimX-simulator op basis van de TLM-architectuur (Transaction-Level Modeling) is toegevoegd.\n
- Ondersteuning voor Synopsys- en Yosys-tools voor logicasynthese voor chipproductie is toegevoegd, evenals ondersteuning voor het gebruik van bibliotheken van standaardcomponenten ASAP7 (7nm), SAED14 (14nm) en NanGate (15nm).\n
- De referentietools zijn bijgewerkt naar LLVM 20 en POCL 7.0.\n<\/ul>\n