Som vi vet vil overgangen til en 3 nm prosessteknologi bli ledsaget av en overgang til en ny transistorarkitektur. I Samsung-termer vil dette for eksempel være MBCFET (Multi Bridge Channel FET) transistorer, der transistorkanalen vil se ut som flere kanaler plassert over hverandre i form av nanosider, omgitt på alle sider av en port (for flere detaljer) , se ).
I følge utviklere fra det belgiske senteret Imec er dette en progressiv, men ikke ideell, transistorstruktur som bruker vertikale FinFET-porter. Ideell for teknologiske prosesser med elementskalaer mindre enn 3 nm , som ble foreslått av belgierne.
Imec har utviklet en transistor med delte sider eller Forksheet. Dette er de samme vertikale nanosidene som transistorkanaler, men atskilt med et vertikalt dielektrikum. På den ene siden av dielektrikumet opprettes en transistor med en n-kanal, på den andre med en p-kanal. Og begge er omgitt av en felles lukker i form av en vertikal ribbe.
Å redusere avstanden på brikken mellom transistorer med ulik konduktivitet er en annen stor utfordring for ytterligere prosessnedskalering. TCAD-simuleringer bekreftet at transistoren med delt side ville gi en 20 prosent reduksjon i formområdet. Generelt vil den nye transistorarkitekturen redusere standard logisk cellehøyde til 4,3 spor. Cellen vil bli enklere, noe som også gjelder produksjonen av SRAM-minnecellen.
En enkel overgang fra en nanopage-transistor til en delt nanopage-transistor vil gi 10 % økning i ytelsen samtidig som forbruket opprettholdes, eller 24 % reduksjon i forbruket uten å øke ytelsen. Simuleringer for 2nm-prosessen viste at en SRAM-celle ved bruk av separerte nanosider ville gi en kombinert arealreduksjon og ytelsesforbedring på opptil 30 % med p- og n-kryssavstand opp til 8 nm.
Kilde: 3dnews.ru