Som vi vet startet TSMC i mars i år pilotproduksjon av 5nm-produkter. Dette skjedde på det nye Fab 18-anlegget i Taiwan, for utgivelse av 5nm-løsninger. Masseproduksjon ved bruk av 5nm N5-prosessen forventes i andre kvartal 2020. Innen utgangen av samme år vil produksjonen av brikker basert på den produktive 5nm prosessteknologien eller N5P (ytelse) bli lansert. Tilgjengeligheten av prototypebrikker gjør at TSMC kan evaluere mulighetene til fremtidige halvledere produsert basert på den nye prosessteknologien, som selskapet vil snakke om i detalj i desember. Men du kan allerede finne ut noe fra sammendrag sendt inn av TSMC for presentasjon på IEDM 2019.
Før vi avklarer detaljene, la oss huske det vi vet fra tidligere uttalelser fra TSMC. Sammenlignet med 7nm-prosessen hevdes det at nettoytelsen til 5nm-brikker vil øke med 15 % eller forbruket vil reduseres med 30 % dersom ytelsen forblir den samme. N5P-prosessen vil gi ytterligere 7 % produktivitet eller 15 % besparelser i forbruk. Tettheten av logiske elementer vil øke med 1,8 ganger. SRAM-celleskalaen vil endres med en faktor på 0,75.
Ved produksjon av 5nm-brikker vil bruksskalaen til EUV-skannere nå nivået av moden produksjon. Transistorkanalstrukturen vil endres, eventuelt ved å bruke germanium sammen med eller i stedet for silisium. Dette vil sikre økt mobilitet av elektroner i kanalen og en økning i strømmer. Prosessteknologien gir flere styrespenningsnivåer, hvorav det høyeste vil gi 25 % ytelsesøkning sammenlignet med det samme i 7 nm prosessteknologi. Transistorstrømforsyningen for I/O-grensesnittene vil variere fra 1,5 V til 1,2 V.
Ved produksjon av gjennomgående hull for metallisering og for kontakter vil materialer med enda lavere motstand bli brukt. Kondensatorene med ultrahøy tetthet vil bli produsert ved hjelp av en metall-dielektrisk-metallkrets, som vil øke produktiviteten med 4 %. Generelt vil TSMC gå over til å bruke nye lav-K isolatorer. En ny "tørr" prosess, Metal Reactive Ion Etching (RIE), vil dukke opp i silisiumwaferprosesseringskretsen, som delvis vil erstatte den tradisjonelle Damaskus-prosessen ved bruk av kobber (for metallkontakter mindre enn 30 nm). Også for første gang vil et lag med grafen bli brukt for å lage en barriere mellom kobberlederne og halvlederen (for å forhindre elektromigrering).
Fra dokumentene for desemberrapporten på IEDM kan vi se at en rekke parametere for 5nm-brikker vil bli enda bedre. Dermed vil tettheten av logiske elementer være høyere og nå 1,84 ganger. SRAM-cellen vil også være mindre, med et areal på 0,021 µm2. Alt er i orden med ytelsen til det eksperimentelle silisiumet - en 15% økning ble oppnådd, samt en mulig 30% reduksjon i forbruket ved frysing av de høye frekvensene.
Den nye prosessteknologien vil gjøre det mulig å velge mellom syv styrespenningsverdier, som vil gi variasjon til utviklingsprosessen og produktene, og bruk av EUV-skannere vil definitivt forenkle produksjonen og gjøre den billigere. I følge TSMC gir bytte til EUV-skannere en 0,73x forbedring i lineær oppløsning sammenlignet med 7nm-prosessen. For eksempel, for å produsere de mest kritiske metalliseringslagene i de første lagene, i stedet for fem konvensjonelle masker, vil det bare være nødvendig med én EUV-maske og følgelig kun én produksjonssyklus i stedet for fem. Vær forresten oppmerksom på hvor pene elementene på brikken blir når du bruker EUV-projeksjon. Skjønnhet, og det er alt.
Kilde: 3dnews.ru