W architekturze platform x86 wyłoniły się dwa uzupełniające się nurty. Według jednej wersji musimy przejść w kierunku integracji zasobów obliczeniowych i kontrolnych w jednym chipie. Drugie podejście sprzyja podziałowi obowiązków: procesor jest wyposażony w wysokowydajną magistralę, która tworzy skalowalny ekosystem peryferyjny. Stanowi podstawę topologii logiki systemu Intel C620 dla platform wysokiego poziomu.
Zasadniczą różnicą w stosunku do poprzedniego chipsetu Intel C610 jest rozbudowa kanału komunikacyjnego pomiędzy procesorem a urządzeniami peryferyjnymi zawartymi w chipie PCH poprzez wykorzystanie łączy PCIe wraz z tradycyjną magistralą DMI.
Przyjrzyjmy się bliżej innowacjom mostka południowego Intel Lewisburg: jakie ewolucyjne i rewolucyjne podejścia zwiększyły jego możliwości w komunikacji z procesorami?
Ewolucyjne zmiany w komunikacji CPU-PCH
W ramach podejścia ewolucyjnego główny kanał komunikacji pomiędzy CPU a mostkiem południowym, jakim jest magistrala DMI (Direct Media Interface), otrzymał wsparcie dla trybu PCIe x4 Gen3 z wydajnością 8.0 GT/S. Wcześniej w procesorze Intel C610 PCH komunikacja między procesorem a logiką systemu odbywała się w trybie PCIe x4 Gen 2 przy przepustowości 5.0 GT/S.
Porównanie funkcjonalności logiki systemu Intel C610 i C620
Należy pamiętać, że podsystem ten jest znacznie bardziej konserwatywny niż wbudowane porty PCIe procesora, zwykle używane do łączenia procesorów graficznych i dysków NVMe, gdzie PCIe 3.0 jest używane od dłuższego czasu i planowane jest przejście na PCI Express Gen4.
Rewolucyjne zmiany w komunikacji CPU-PCH
Rewolucyjne zmiany obejmują dodanie nowych kanałów komunikacyjnych PCIe CPU-PCH, zwanych dodatkowymi łączami nadrzędnymi. Fizycznie są to dwa porty PCI Express działające w trybach PCIe x8 Gen3 i PCIe x16 Gen3, oba 8.0 GT/S.
Do interakcji pomiędzy procesorem a procesorem Intel C620 PCH wykorzystywane są 3 magistrale: DMI i dwa porty PCI Express
Dlaczego konieczna była rewizja istniejącej topologii komunikacji z procesorem Intel C620? Po pierwsze, w PCH można zintegrować do 4 kontrolerów sieciowych 10GbE z funkcjonalnością RDMA. Po drugie, za szyfrowanie ruchu sieciowego i wymiany z podsystemem pamięci masowej odpowiada nowa, szybsza generacja koprocesorów Intel QuickAssist Technology (QAT), które zapewniają sprzętową obsługę kompresji i szyfrowania. I wreszcie „silnik innowacji” - , które będą dostępne tylko dla producentów OEM.
Skalowalność i elastyczność
Ważną właściwością jest możliwość opcjonalnego wyboru nie tylko topologii połączenia PCH, ale także priorytetów zasobów wewnętrznych chipa w dostępie do szybkich kanałów komunikacji z centralnym procesorem (procesorami). Dodatkowo w specjalnym trybie EPO (EndPoint Only Mode) połączenie PCH realizowane jest w stanie zwykłego urządzenia PCI Express zawierającego zasoby 10 GbE i technologię Intel QAT. Jednocześnie klasyczny interfejs DMI, a także szereg podsystemów Legacy, pokazanych na schemacie kolorem czarnym, są wyłączone.
Wewnętrzna architektura układu Intel C620 PCH
Teoretycznie umożliwia to użycie w systemie więcej niż jednego układu Intel C620 PCH, skalowanie funkcjonalności 10 GbE i Intel QAT w celu spełnienia wymagań wydajnościowych. Jednocześnie funkcje Legacy potrzebne tylko w jednym egzemplarzu można włączyć tylko na jednym z zainstalowanych chipów PCH.
Zatem ostatnie słowo w projektowaniu będzie należeć do twórcy platformy, działającego zarówno w oparciu o czynniki technologiczne, jak i marketingowe, zgodnie z pozycjonowaniem każdego konkretnego produktu.
Źródło: www.habr.com