W architekturze platform x86 wyróżniły się dwa nurtu, wzajemnie się uzupełniające. Zgodnie z jedną koncepcją, konieczne jest dążenie do integracji zasobów obliczeniowych i kontrolnych w jednym krystalu. Drugi podejście zakłada podział obowiązków: procesor jest wyposażony w wydajną magistralę, która tworzy skalowalny ekosystem peryferyjny. Stanowi to podstawę topologii logiki systemowej Intel C620 dla platform o wysokim poziomie zaawansowania.
Zasadnicza różnica w stosunku do poprzedniego chipsetu Intel C610 polega na rozszerzeniu kanału komunikacji procesora z peryferiami wchodzącymi w skład układu PCH poprzez wykorzystanie połączeń PCIe obok tradycyjnej magistrali DMI.
Zbadajmy bliżej nowinki mostu południowego Intel Lewisburg: jakie ewolucyjne i rewolucyjne podejścia rozszerzają jego kompetencje w komunikacji z procesorami?
Ewolucyjne zmiany w komunikacji CPU-PCH
W ramach podejścia ewolucyjnego podstawowy kanał komunikacyjny CPU z mostem południowym, którym jest magistrala DMI (Direct Media Interface), zyskał wsparcie dla trybu PCIe x4 Gen3 z wydajnością 8.0 GT/S. Wcześniej, w Intel C610 PCH, komunikacja procesora i logiki systemowej odbywała się w trybie PCIe x4 Gen 2 przy przepustowości 5.0 GT/S.
Porównanie funkcjonalności logiki systemowej Intel C610 i C620
Zauważmy, że ta podsystema jest znacznie bardziej konserwatywna niż wbudowane porty PCIe procesora, zazwyczaj używane do podłączania GPU i dysków NVMe, gdzie już od dawna stosuje się PCIe 3.0, a planuje się przejście do PCI Express Gen4.
Rewolucyjne zmiany w komunikacji CPU-PCH
Do rewolucyjnych zmian można zaliczyć dodanie nowych kanałów komunikacji CPU-PCH, zwanych dodatkowymi połączeniami. Fizycznie są to dwa porty PCI Express, działające w trybach PCIe x8 Gen3 i PCIe x16 Gen3, oba — 8.0 GT/S.
Do interakcji CPU i Intel C620 PCH wykorzystywane są 3 magistrale: DMI oraz dwa porty PCI Express.
Dlaczego konieczne było przemyślenie istniejącej topologii komunikacji z Intel C620? Po pierwsze, w skład PCH można zintegrować do 4x kontrolerów sieciowych 10GbE z funkcjonalnością RDMA. Po drugie, za szyfrowanie ruchu sieciowego i wymianę z podsystemem przechowywania odpowiada nowe i szybsze pokolenie koprocesorów Intel QuickAssist Technology (QAT), zapewniające sprzętowe wsparcie dla kompresji i szyfrowania. I wreszcie, „silnik innowacji” — , który będzie dostępny tylko dla producentów OEM.
Skalowalność i elastyczność
Istotną cechą jest możliwość opcjonalnego wyboru nie tylko topologii połączenia PCH, ale także priorytetów wewnętrznych zasobów chipu w dostępie do szybkich kanałów komunikacyjnych z procesorem (procesorami). Ponadto w specjalnym trybie EPO (EndPoint Only Mode) połączenie PCH odbywa się w statusie zwykłego urządzenia PCI Express, zawierającego zasoby 10 GbE i Intel QAT. W tym przypadku klasyczny interfejs DMI oraz szereg podsystemów Legacy, przedstawionych na diagramie czarnym kolorem, są wyłączone.
Wewnętrzna architektura chipu Intel C620 PCH
Teoretycznie, daje to możliwość użycia w systemie więcej niż jednego chipu Intel C620 PCH, skalując funkcjonalność 10 GbE i Intel QAT zgodnie z wymaganiami wydajnościowymi. W tym przypadku funkcje Legacy, potrzebne tylko w jednym egzemplarzu, mogą być włączone tylko u jednego z zainstalowanych chipów PCH.
Zatem ostateczne słowo w projekcie będzie należało do dewelopera platformy, działającego na podstawie zarówno czynników technologicznych, jak i marketingowych zgodnie z pozycjonowaniem każdego konkretnego produktu.
Źródło: habr.com
