Intel Foundry wydała dokument reklamowy, szczegółowo opisujący nowatorskie rozwiązania firmy w zakresie projektowania i wdrażania sprzętu dla aplikacji sztucznej inteligencji oraz obliczeń o wysokiej wydajności. Intel również zaprezentował „próbkę testową układu AI”, ukazując obecne możliwości firmy w zakresie pakowania.
Intel zaprezentowała system w obudowie (SiP) o rozmiarze równym ośmiu fotomaskom standardowych układów półprzewodnikowych, który zawiera cztery bloki logiczne, 12 stosów klasy HBM4 i dwa bloki wejścia/wyjścia. W przeciwieństwie do koncepcji skalowalnej z 16 blokami logicznymi i 24 stosami HBM5, przedstawionej przez firmę w zeszłym miesiącu, ten system jest już dziś rzeczywiście gotowy do produkcji.
Ważne jest to, że Intel Foundry zaprezentowała nie działający przyspieszacz AI, ale „próbkę testową układu AI”, pokazując, jak można fizycznie wytwarzać (a raczej składać) przyszłe procesory dla AI i obliczeń o wysokiej wydajności. Intel pokazuje cały proces konstrukcji, który łączy duże bloki obliczeniowe, stosy pamięci o wysokiej szybkości, ultraszybkie połączenia międzyukładowe i nowe technologie zasilania w jednej obudowie technologicznej. Ta obudowa znacząco różni się od tego, co obecnie oferują takie firmy jak TSMC. Intel chce pokazać, że procesory następnej generacji dla AI o wysokiej wydajności mogą mieć wielochipową konstrukcję, a Intel Foundry już potrafi je produkować.
Podstawą zaprezentowanej platformy są cztery duże bloki logiczne, prawdopodobnie zbudowane w oparciu o proces technologiczny Intel 18A (stąd tranzystory RibbonFET z okrągłymi bramkami i system zasilania PowerVia na tylnej stronie), otoczone stosami pamięci klasy HBM4 oraz blokami wejścia-wyjścia. Wszystkie kluczowe elementy są prawdopodobnie połączone mostkami EMIB-T 2.5D, bezpośrednio wbudowanymi w podłoże obudowy. Intel wykorzystuje technologię międzychipletowego interfejsu EMIB-T, która dodaje przejścia silikonowe w mostkach, aby zasilanie i sygnały mogły przechodzić w kierunku pionowym i poziomym, maksymalizując gęstość połączeń i zasilania. Platforma jest zaprojektowana dla interfejsów międzykrystalicznych UCIe, pracujących z prędkościami 32 GT/s i wyższymi, które, zdaje się, również służą do połączenia stosów C-HBM4E.
Próbka testowa chipu również demonstruje przejście Intela na pionową budowę. Mapa drogowa procesów technologicznych firmy obejmuje technologię Intel 18A-PT, zaprojektowaną specjalnie dla chipletów, które zakładają montowanie innych logicznych kryształów lub pamięci na górze. W związku z tym chiplety muszą mieć zasilanie z tyłu oraz korzystać z przejść szczelinowych i hybrydowych. W przypadku „próbki testowej procesora AI” podstawowe kryształy 18A-PT znajdują się pod kryształami obliczeniowymi 18A/18A-P i albo działają jako duże chipy pamięci podręcznej, albo pełnią inną funkcję pomocniczą. Do pionowego łączenia chipletów Intel wykorzystuje rodzinę technologii pakowania Foveros — Foveros 2.5D, Foveros-R i Foveros Direct 3D. Pozwalają na realizację cienkoizolacyjnego miedzianego połączenia między aktywnymi kryształami w celu zapewnienia maksymalnej przepustowości i efektywności energetycznej górnych kryształów. Wraz z mostkami EMIB te metody umożliwiają Intelowi tworzenie hybrydowej budowy lateralno-wrzecionowej, którą firma pozycjonuje jako alternatywę dla dużych silikonowych interposerów z lepszą efektywnością wykorzystania płytki i wyjściem gotowych produktów.
Dla wielochipowych akceleratorów AI i obliczeń o wysokiej wydajności głównym ograniczeniem konstrukcyjnym jest zasilanie. W tym celu platforma Intel musi połączyć wszystkie najnowsze innowacje Intela w zakresie oszczędzania energii, w tym PowerVia, wbudowane kondensatory Omni MIM, izolację na poziomie mostka w EMIB-T, kondensatory eDTC i eMIM-T na rdzeniu podstawowym, oraz wbudowane induktory CoaxMIL wspierające półzintegrowane regulatory napięcia (IVR), umiejscowione pod każdym stosem i pod samą obudową (w odróżnieniu od IVR w przypadku CoWoS-L od TSMC, które są częścią interposeru). Ta wielowarstwowa sieć ma na celu wsparcie stabilnego prądu w obciążeniach generatywnego AI bez obniżenia poziomu napięcia.
Swoją demonstracją Intel, очевидно, próbuje przyciągnąć klientów. Na dzień dzisiejszy nie wiadomo, czy nowa generacja akceleratora AI kodowana jako Jaguar Shores, której premierę zaplanowano na 2027 rok, będzie wykorzystywać architekturę, którą Intel pokazuje dzisiaj.
Źródło:
Źródło: 3dnews.ru
