Niewiele osób wie, że architektura procesora ARC jest jedną z najczęściej stosowanych architektur obok ARM, MIPS i x86. Opracowana w latach 80. XX wieku, architektura ARC jest wykorzystywana w różnych mikrokontrolerach do szerokiego zakresu produktów high-tech, a każdego roku na podstawie ARC produkowanych jest około urządzeń.
Ostatnio firma Synopsys ogłosiła nowe pokolenie 32- i 64-bitowych rdzeni procesora ARC, które obiecują trzykrotny wzrost wydajności w porównaniu do swoich poprzedników oraz umożliwiają budowę systemów na chipie z 12 rdzeniami. W ten sposób nowe rdzenie pozwolą Synopsys konkurować z ARM w wielu nowych obszarach.
„Aplikacje wbudowane, takie jak kontrolery dla pamięci SSD czy sprzętu sieciowego, stają się coraz bardziej skomplikowane, co wymaga znacznego zwiększenia wydajności przy ograniczonym zużyciu energii i rozmiarach” – powiedział John Koeter, starszy wiceprezydent ds. marketingu i strategii w obszarze własności intelektualnej w Synopsys. „Wraz z wprowadzeniem nowej architektury ARCv3 i rdzeni ARC HS5x oraz HS6x, deweloperzy będą mogli spełnić rosnące wymagania dotyczące wydajności swoich SoC dzisiaj i w przyszłości.”
Nowe rodziny procesorów Synopsys DesignWare ARC obejmują 32-bitowe rdzenie oraz 64-bitowe rdzenie . Nowo ogłoszone procesory są przeznaczone do szerokiego zakresu zastosowań, takich jak kontrolery dla pamięci SSD, kontrolery sieciowe, autopiloty dla pojazdów, systemy infotainment w samochodach i wielu innych. Biorąc pod uwagę rosnące wymagania dotyczące pamięci RAM, 64-bitowe ARC HD6x umożliwią stworzenie systemów z 4,5 PB DRAM, podczas gdy urządzenia oparte na ARC HD5x będą musiały ograniczyć się do mniejszych pojemności. Jednak rzeczywiste pojemności obsługiwanej pamięci RAM będą raczej podyktowane używaną systemem operacyjnym, a widoczne korzyści z 64-bitowych CPU to szersza potokowość i większy plik rejestrów.
Jeśli chodzi o architektury DesignWare ARC HS5x i DesignWare ARC HS6x, obsługują one zestaw instrukcji ARCv3, który może być rozszerzony o instrukcje APEX (ARC Processor EXtensions), jeśli któryś z klientów potrzebuje czegoś specyficznego. Ponadto, ARC HS57D jest wyposażony w cyfrowy procesor sygnałowy ARCv3DSP obsługujący 150 instrukcji. Nowe rdzenie mają głębokość potoku wynoszącą 10 etapów, mogą wykonywać dwie instrukcje na cykl oraz są wyposażone w 128-bitowy moduł operacji na liczbach zmiennoprzecinkowych. Przy tym, najbardziej zaawansowane wersje rdzeni obsługują cache drugiego poziomu (L2) o pojemności do 16 MB.
Jeśli chodzi o wydajność, Synopsys ogłasza 3 DMIPS na MHz w obliczeniach całkowitoliczbowych, a także 5,1 CoreMark na MHz, co jest bardzo dobre dla miniaturowych rdzeni o minimalnym zużyciu energii. Tak więc, 3 DMIPS na MHz to więcej niż u dość potężnych procesorów , podczas gdy 5,1 CoreMark na MHz – więcej niż u jakiegokolwiek
Rdzenie procesorów Synopsys DesignWare ARC HS5x i HS6x | |||||
| HS5x | HS6x | ||||
| HS56 | HS57D | HS58 | HS66 | HS68 | |
| Zestaw instrukcji | ARCv3 | ||||
| Instrukcje APEX | Obsługiwane są | ||||
| Głębokość bitowa | 32-bitowe | 64-bitowe | |||
| Instrukcji na cykl | 2 | ||||
| Długość potoku | 10 etapów | ||||
| DSP | — | ARCv3DSP 150 instrukcji | — | — | — |
| Dokładność FPU | FP16, FP32, FP64 | ||||
| Klastry procesorowe | 12 rdzeni | ||||
| Przyspieszaczy na klaster | 16 przyspieszaczy | ||||
| L1 | Cache instrukcji + Cache danych | ||||
| L2 | — | — | 16 MB | — | 16 MB |
| Maksymalna pojemność pamięci | 64 GB (zależy od systemu operacyjnego) | 4,5 Petabajta | |||
| Częstotliwość (na t/p 16FFC) | 1,8 GHz | ||||
| DMIPS | 5400 DMIPS na rdzeń / 3 DMIPS na MHz | ||||
| CoreMark | 9180 CoreMark na rdzeń / 5,1 CoreMark na MHz | ||||
Jedną z kluczowych cech nowej rodziny DesignWare ARC HS5x i DesignWare ARC HS6x jest możliwość tworzenia systemów na chipie (system-on-chip, SoC) z 12 rdzeniami procesorów ogólnego przeznaczenia i 16 specjalizowanymi przyspieszaczami. Każdy rdzeń/przyspieszacz w takim procesorze działa na własnej częstotliwości taktowania i korzysta z własnego układu zasilania, aby maksymalizować efektywność energetyczną. Obok nowych rdzeni Synopsys oferuje również wewnętrzne połączenie z cache’n o spójności z prędkością przesyłania danych 800 GB/s.
Tego rodzaju SoC oparte na architekturze ARC nie są dziś zbyt powszechne, ale biorąc pod uwagę obiecujące procesory do systemów autonomicznych, przechowywania danych, zarządzania danymi, wielordzeniowości i różnego rodzaju akceleratorów, będą bardzo przydatne. To ostatnie da firmie Synopsys możliwość konkurowania z rdzeniami ARM o miejsce w SoC dla wymienionych aplikacji, co dotychczas nie miało miejsca. Tak, rdzeniami DesignWare ARC HS5x i DesignWare ARC HS6x już zainteresował się producent dysków SSD Starblaze.
„Twórcy wydajnych rozwiązań wbudowanych stale napotykają nowe wyzwania związane z osiągnięciem wysokiej wydajności przy użyciu dużych ilości pamięci oraz ograniczeniami dotyczącymi zużycia energii i rozmiarów” – powiedział Bruce Cheng, główny naukowiec w Starblaze. „Możliwości nowych 32-bitowych procesorów ARC HS5x oraz 64-bitowych procesorów HS6x firmy Synopsys w zakresie wielordzeniowości pozwolą nam osiągnąć nowy poziom efektywności energetycznej, który nie jest oferowany przez inne procesory dostępne obecnie na rynku.”
Synopsys zacznie oferować rdzenie ARC HS56, HS57D, HS58, HS66, HS68, a także ich wieloprocesorowe wersje HS56MP, HS57DMP, HS58MP, HS66MP, HS68MP, począwszy od trzeciego kwartału 2020 roku. Ponadto firma zaoferuje pakiet ARC MetaWare Development Toolkit do tworzenia układów scalonych opartych na wymienionych rdzeniach, a także symulator i weryfikator w celu sprawdzenia działania SoC przed wdrożeniem w krzemie. Jeśli chodzi o wsparcie ze strony systemów operacyjnych, nowe rdzenie będą zgodne z różnymi dystrybucjami Linuksa, Zephyrem oraz różnymi komercyjnymi systemami operacyjnymi.
Źródło: 3dnews.ru
